EMC/EMI之设计技巧与实战设计

     中心议题：

     理解EMC设计技巧
     解决EMC设计实战难题
     本次大讲台的前几部分我们从EMC元器件的选择与应用技巧、EMC四大设计技巧、EMC的PCB设计技术及EMC/EMI之综合设计解决方案四方面对电磁兼容器件选型与设计技巧的知识进行了比较系统全面的讲解。本讲将以问答的形式，从PCB设计技巧及抗干扰措施、屏蔽设计要点、手持产品干扰源定位及解决方案等角度探讨电磁兼容设计的设计技巧及实战设计中的难题，以帮助工程师进一步理解电磁兼容器件选型方法与设计技巧，更好地进行产品的电磁兼容设计。

     理解EMC设计技巧

     Q1：PCB设计中滤波时选用电感值和电容值的方法是什么？
     A1：电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。 另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。

     Q2：PCB设计中模拟电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？
     A2：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。

     Q3：在设计PCB板时，有如下两个叠层方案： 叠层1 》信号 》地 》信号 》电源＋1.5V 》信号 》电源＋2.5V 》信号 》电源＋1.25V 》电源＋1.2V 》信号 》电源＋3.3V 》信号 》电源＋1.8V 》信号 》地 》信号 叠层2 》信号 》地 》信号 》电源＋1.5V 》信号 》地 》信号 》电源＋1.25V +1.8V 》电源＋2.5V +1.2V 》信号 》地 》信号 》电源＋3.3V 》信号 》地 》信号 哪一种叠层顺序比较优选？对于叠层2，中间的两个分割电源层是否会对相邻的信号层产生影响？这两个信号层已经有地平面给信号作为回流路径。
     A3：应该说两种层叠各有好处。第一种保证了平面层的完整，第二种增加了地层数目，有效降低了电源平面的阻抗，对抑制系统EMI有好处。 理论上讲，电源平面和地平面对于交流信号是等效的。但实际上，地平面具有比电源平面更好的交流阻抗，信号优选地平面作为回流平面。但是由于层叠厚度因素的影响，例如信号和电源层间介质厚度小于与地之间的介质厚度，第二种层叠中跨分割的信号同样在电源分隔处存在信号回流不完整的问题。

     Q4：若干PCB组成系统，各板之间的地线应如何连接？
     A4：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。

     Q5：PCB设计中如何解决高速布线与EMI的冲突？
     A5：因EMI所加的电阻电容或ferrite bead， 不能造成信号的一些电气特性不符合规范。 所以， 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题， 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式， 以降低对信号的伤害。

---

     Q6：PCB设计中，如何避免串扰？
     A6：变化的信号（例如阶跃信号）沿传输线由A到B传播，传输线C-D上会产生耦合信号，变化的信号一旦结束也就是信号恢复到稳定的直流电平时，耦合信号也就不存在了，因此串扰仅发生在信号跳变的过程当中，并且信号沿的变化（转换率）越快，产生的串扰也就越大。空间中耦合的电磁场可以提取为无数耦合电容和耦合电感的集合，其中由耦合电容产生的串扰信号在受害网络上可以分成前向串扰和反向串扰Sc，这个两个信号极性相同；由耦合电感产生的串扰信号也分成前向串扰和反向串扰SL，这两个信号极性相反。耦合电感电容产生的前向串扰和反向串扰同时存在，并且大小几乎相等，这样，在受害网络上的前向串扰信号由于极性相反，相互抵消，反向串扰极性相同，叠加增强。串扰分析的模式通常包括默认模式，三态模式和最坏情况模式分析。默认模式类似我们实际对串扰测试的方式，即侵害网络驱动器由翻转信号驱动，受害网络驱动器保持初始状态（高电平或低电平），然后计算串扰值。这种方式对于单向信号的串扰分析比较有效。三态模式是指侵害网络驱动器由翻转信号驱动，受害的网络的三态终端置为高阻状态，来检测串扰大小。这种方式对双向或复杂拓朴网络比较有效。最坏情况分析是指将受害网络的驱动器保持初始状态，仿真器计算所有默认侵害网络对每一个受害网络的串扰的总和。这种方式一般只对个别关键网络进行分析，因为要计算的组合太多，仿真速度比较慢。

     Q7：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请介绍在高速（>100MHz）高密度PCB设计中的技巧？
     A7：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
     1.控制走线特性阻抗的连续与匹配。
     2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
     3.选择适当的端接方式。
     4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。
     5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。 在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。
     除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。

     Q8：设计屏蔽机箱时，根据哪些因素选择屏蔽材料？
     A8：从电磁屏蔽的角度考虑，主要要考虑所屏蔽的电场波的种类。对于电场波、平面波或频率较高的磁场波，一般金属都可以满足要求，对于低频磁场波，要使用导磁率较高的材料。

---

     Q9：机箱的屏蔽效能除了受屏蔽材料的影响以外，还受什么因素的影响？
     A9：受两个因素的影响，一是机箱上的导电不连续点，例如孔洞、缝隙等；另一个是穿过屏蔽箱的导线，如信号电缆、电源线等。

     Q10：屏蔽磁场辐射源时要注意什么问题？
     A10：由于磁场波的波阻抗很低，因此反射损耗很小，而主要靠吸收损耗达到屏蔽的目的。因此要选
择导磁率较高的屏蔽材料。另外，在做结构设计时，要使屏蔽层尽量远离辐射源（以增加反射损耗），
尽量避免孔洞、缝隙等靠近辐射源。

    解决EMC设计实战难题

     Q11：设计的DCDC电路，电感在工作的时候会叫，有噪音，但是电路工作正常，也不发热，这种情况会不会影响可靠性，电感的选择是不是有问题？
     A11：发生噪音现象的原因是电磁干扰，说明电感漏磁出来与其他线路结合起来形成了噪声，刚好是在这个频率，这种情况可以选择不同形式的电感来解决。比如电感是由下往上绕的，没有磁屏蔽的结构，则可以选择横向的，来解决这个问题。

     Q12：某个手持测试产品，可以电池供电，同时也可以采取外置适配器供电方式。适配器单独带负载辐射发射（RE）测试可以通过，手持产品在电池供电情况下辐射发射（RE）也可以通过，并且余量都比较大，但是在带外置适配器的情况下，却在160M频率左右超标较多，不能通过认证。是何原因？怎么定位干扰源？耦合途径？定位清楚如何解决？ A12：本身这个问题干扰源有两个可能，适配器的开关频率，手持测试产品本身的晶振以及内部的开关电源频率。单独测试没有超标，搭配测试超标说明耦合途径是产品的电源电缆。
定位时可以有多个办法：
     1、在电源输出线缆（也就是产品电源输入线）的两端分别加磁环试验，如果靠近适配器相对下降比较大，说明是适配器导致，否则原因就是由手持产品内部干扰源导致；
     2、在手持产品的电源输入接口共模电感采取频谱仪测试看那一端干扰幅度大，如果是共模电感里侧的干扰大，则说明是手持产品的干扰；
     3、如果怀疑外部适配器，干脆直接替换测试，如果没有这个频点，就说明是适配器问题。
通过上面方法定位后发现，确实是电源适配器问题。尽管开关电源频率只有KHZ级别，但往往干扰能够到几十、几百MHZ，同时电源适配器负载不同，空间辐射发射的测试结果也会不一样。

     Q13：在设计一款手机充电器用高频变压器时，在频率0.3M~3M遇到EMC超标问题(在输入240v,输出500mA的情况下),是否有改善对策降低EMC干扰？现状为12dB,要改善至4dB以下)，具体情况如下：
     (1)使用EF12.6 CORE
     (2)绕组结构如下
     NP (输入) 210TS 0.1mm(wire) 密卷 感值:4.56mH±12%
     sld (屏蔽) 22TS 0.2mm(wire) 满一层
     NS (输出) 12TS 0.3mm(三层绝缘线) 密卷
     NB (反馈) 3TS 0.1mm(wire) 中间密绕
     (3)磁芯使用金具接地
     A13：此案子如果加一个Y电容就可解决上述EMC问题,但是考虑到成本问题，也可以从改变变压器绕线方式的角度来解决，在现有的基础上将初级改为“Z”形绕法（“Z”形绕法就是在绕初级时，绕好一层后，包一层胶带，并将第二层的起头线，即第一层绕线的收尾端，重新放回到第一层绕线的起头的一侧，如此重复绕线即可），进一步减小分布电容。