Synopsys发布持多种处理器内核优化实现的设计套件

Synopsys日前发布其专为支持多种处理器内核的优化实现而设计的套件，以作为DesignWare® Duet嵌入式存储器以及逻辑库IP组合的扩展。此次发布的全新DesignWare HPC(高性能内核)设计套件包括一整套高速和高密度存储器实例和标准单元库，它们可使SoC设计师优化其片上CPU、GPU和DSP IP内核，以实现最大的速度、最小的面积或最低的功耗，或针对其特殊的应用需求实现上述三者的最优化平衡。

“我们与 Synopsys合作，通过采用Synopsys的存储器和标准单元库，在实现我们的IP内核时在面积和能效两方面都得到了显著的提升。”Imagination Technologies 负责IMGworks SoC设计的执行副总裁Mark Dunn表示道，“我们最近的项目是使用Synopsys公司的HPC Design Kit高性能内核设计套件的标准单元和存储器来构建PowerVR™ Series6 GPU，从整体上将动态功耗减少高达25%，同时面积缩小高达10%，其中的一些模块的面积改善达到了14%。我们还创建了一个经过调整的设计流程，该设计流程已经使得实现周期改善了高达30%。”

Synopsys多样化的DesignWare IP包括经过硅验证的嵌入式存储器编译器和标准单元库，它们支持一系列从180纳米到28纳米的晶圆代工厂和工艺，并已经成功地应用在超过三十亿只已发货的芯片之中。DesignWare Duet嵌入式存储器和逻辑库套件包含了实现一个完整的SoC所需的所有物理IP单元，包括标准单元、SRAM编译器、寄存器文件、ROM、数据通道库和功率优化包(POK)等。并提供了过驱动/低电压工艺、电压温度(PVT)角、multi-channel单元、存储器内建自测和修复等选项。为满足先进CPU、GPU和DSP内核在速度和密度上的特殊要求，DesignWare HPC设计套件添加了为此而在性能、功耗和密度等方面进行了优化的标准单元以及存储器实例。

“用于实现处理器内核的物理IP对设计可达到的功耗、性能和面积是有巨大影响的。” VeriSilicon负责设计方法和项目管理的公司副总裁李念峰说。“当我们考虑对一个优化的实现有利的所有因素时，DesignWare Duet嵌入式存储器和逻辑库一直是我们在近期硬化的一个领先的CPU内核上，实现各种性能提升的首要贡献者。新的DesignWare HPC设计套件包含了特殊的逻辑单元和SRAM，它们正是我们在先进的处理器内核上去实现尽可能高的性能，同时将面积和功耗降到最低所需要的。”

“DSP是每一种先进电子产品的基本组件，从智能手机和平板电脑到智能电视和基站，同时每一种设计都有独特的优化需求，” CEVA有限公司营销副总裁 Eran Briman说，“除了极高的性能，设计师依靠我们的DSP内核来消耗尽可能少的电能并占用尽可能少的硅面积。我们期待继续与Synopsys合作，以帮助我们共同的客户达到其严格的设计目标。”

HPC设计套件包括快速缓存存储器实例和性能经调整的触发器，它们可实现比标准Duet套件高出达10%的速度提升。为了使动态和漏电功耗以及芯片面积减少到最小，新的套件提供了面积优化的触发器、多比特触发器和一种超高密度二端口SRAM，实现了高达25%的面积缩小和功耗降低，同时保持了处理器的性能。

为了帮助设计团队在最短的时间内实现其处理器和SoC的设计目标，Synopsys还提供优化的设计流程脚本和专家内核优化咨询，包括FastOpt实现服务。

“设计师使用Imagination公司的任何IP，包括PowerVR图形和视频处理器、MIPS处理器和Ensigma通信处理器，将最终能够得益于充分发挥Synopsys的HPC Design Kit的优势，这正是拜该公司多年来与Imagination合作和服务客户所带来的丰富经验所赐。”Imagination公司的Mark Dunn补充道，“通过这些包括与Synopsys的战略合作在内的项目，我们带来了实用的解决方案，以帮助我们的客户通过使用我们的IP，在最短时间内实现性能、功耗和面积优化的设计。”

“设计师在实现处理器内核时，必须在速度、功耗和面积三方面找到平衡，从而为其特定的应用带来最佳的实现，而物理IP在实现这种优化设计时尤为重要。” Synopsys公司IP和系统市场营销副总裁John Koeter表示，“我们一直和实现多种处理器核的领先的客户和IP合作伙伴紧密合作以洞悉在其设计中如何实现绝对最佳的结果，同时将从中所学到的总体经验反映在了全新的DesignWare HPC 设计套件之中。仅在一个设计套件中，设计师们现在可接触到在速度、功耗和面积等全方位优化其CPU、GPU和DSP内核所需的特殊单元和存储器。”