PCB设计十大误区之电容容值选择及Fanout设计

承前：之前两个专题介绍了电源设计不需要强制从滤波电容进入到芯片管脚，也讨论了在多层板设计的时候，电容倾向于呈现“全局特性”，电容的位置不再是那么重要

本节：滤波电容的容值选择非常重要，我们该如何选择滤波电容设计

高速先生们本来不是网络潮人，不过自从坚持更新自媒体之后，大家都自觉开始追逐网络热点。为了文章能够紧跟时代潮流，从而吸引粉丝大神们的视线，高速先生也都是蛮拼的。

话说羊年春节之后，热点话题不断。等到柴女神的视频一出，立马一统微信微博，其他话题全部靠边。其实更喜欢视频出来当天的网络氛围，大家呈现一片正能量，摩拳擦掌，准备大战雾霾。但是第二天出现了太多不和谐，话题被引向了口水与八卦，实在让人痛心。

我们的话题还是回归电源噪声设计。其实想想噪声是不是也很像雾霾，我们对之深恶痛绝，但是却无法根除。并且随着用电需求增加，噪声会变得更加严重。我们解决电源噪声问题，也是要从根源出发（洗煤，提升油品质量），需要提升电源输出的质量，同时增加滤波手段（汽车尾气排放装置，加油枪过滤装置）。

言归正传，我们之前的话题说到：滤波电容设计，在多层板时代，电容倾向于呈现“全局特性”，电容的位置不再是那么重要;并且电源设计不需要强制从滤波电容进入到芯片管脚。那么问题来了，什么才是滤波电容设计的关键点。

关键点其实是滤波电容本身，我们需要关注滤波电容的容值选择，进而关注电容的品牌、型号及参数。图1是研究滤波电容最基础的理论，本章我们会从最简单的电容特性及电容并联开始介绍，相对比较基础，资深工程师可以暂时回避，下期再见。

图1

单个电容的阻抗曲线，我们需要关注两个参数，ESR（等效寄生电阻）和ESL（等效寄生电感）。我们平常比较关心ESL，ESL加上安装电感，和电容的容值构成LC谐振，电感越大，谐振频率往低频偏移。谐振频率之后，电容曲线呈现感性，也就是说谐振频率往低频偏移的同时，电容的效果变差。

平常对ESR的关注不多，其实ESR也是非常关键的一个参数。不少人对ESR会有一些误解。首先，ESR不是一个常数，是随着频率而变化的。图1的Murata工具里面看到的串联电阻（Series Resistance）值，不是我们常规理解的谐振频率点的ESR，后面的等效电路仿真的时候需要注意这个细节。图2是这个电容的ESR随频率变化的曲线。谐振频率点的ESR值，决定了电容阻抗曲线的最低点。这个值在电容设计的时候也非常重要，一般来说，小尺寸封装的小电容，谐振频率点的ESR值一般较大。

图2

接着，我们来看看电容的并联，先暂时忽略安装电感，后面再单独介绍安装电感的设计细节。同种类电容的并联如图3所示，谐振频率点不变，但是谐振频率处的ESR会形成电阻并联。可以认为同一种类电容加的数量越多，电容并联之后，谐振频率点的阻抗越低。

图3

不同种类电容的并联如图4所示，两种电容并联，会出现两个谐振频率点。同时还会出现一个反谐振频率点，这个反谐振频率是电容设计的难点之一。

图4

我们之前的文章介绍了PDN的目标阻抗的计算。这次的问题比较简单，2.5V电源，最大工作电流为5安培，手册上要求设计电源噪声小于5%，那么我们设计的目标阻抗是多大?（后面这个问题选答，在这样的目标阻抗要求下，我们该这样选择电容的容值?）

承前：介绍了电容的参数ESR和ESL，以及电容并联与串联

本节：面对PDN目标阻抗的设计要求，我们如何选择电容

上一篇文章提出的问题是：2.5V电源，最大工作电流为5安培，手册上要求设计电源噪声小于5%，那么我们设计的目标阻抗是多大?很多朋友都回答正确，答案是50毫欧，大家一起加3分。其实目标阻抗计算也是有很多争议性问题的，比如转折频率如何确定，电流随频率的变化如何界定与评估。这些问题讨论起来篇幅很长，也欢迎大家移步到PCBTime的相关帖子进行交流。

图5是采用100uf，10uf和0.1uf电容组成的阻抗曲线。黑色曲线没有考虑安装电感，紫色曲线简单评估了一下安装电感。这是我们大部分项目采用的电容组合，能看到基本可以满足100M以内50毫欧的目标阻抗设计要求。这也验证了我们现在使用这样的电容组合是符合电源设计要求的。唯一的缺点就是在部分频段，电容的数量有点过设计。

图5

但是随着电压降低，电流增大，最直接的后果就是目标阻抗减小。部分的低压Core电源，设计目标阻抗在10毫欧以下，甚至只有几毫欧。这时候可以有两种方法达到这个目标。

1、 继续增加各频段电容的数量，通过电容并联的效果，拉低谐振频率点的PDN阻抗，从而拉动整个阻抗曲线降低。这个做法往往事倍功半，大量的同种类电容（如0.1uf电容）起的效果并不好，对反谐振的抑制作用很小。

2、 增加电容种类，可以用最合适的电容组合来实现PDN的设计要求。如图6所示，没有增加电容的总数量，只是优化了电容容值选择，就基本实现了50M以内8毫欧的阻抗设计，100M以内的阻抗设计也比图5要小很多。

图6

（注：图5和图6采用了Hspice仿真，模拟多种电容并联的效果，由于等效电路网表的写法，纵坐标单位显示是电压V，但是取值等效于阻抗。大家如果对这个Hspice网表有兴趣，可以在PCBtime论坛上进行讨论交流）

（注：其他软件，如Designer和ADS也可以实现多种电容并联效果的仿真，电路的处理会有不同的技巧，也可以在PCBtime论坛上进行讨论交流）

从以上的讨论可以看出，电容取值的技巧，可以很大程度上改变PDN的阻抗曲线，从而影响到电源噪声。如何进行电容取值，会有很多的经验与技巧，需要在实践中进行摸索。当然，现在也有很有很多智能式的软件可以帮助我们进行评估，如Sigrity的Optimize PI工具，功能就非常强大。

当然，电容取值是不是满足自阻抗的Target要求就够了，还是需要考虑更复杂的如EMC设计需求，业内也还有一些不同的看法。

不管是同事，还是自媒体网友，大家都希望高速先生给出一些简单实用的设计规则。在现实的世界里，设计的复杂性越来越高，简单的规则很难保证准确性。很可能我们的文章在介绍误区，然后我们又继续给出一些还是“误区”的规则。

电容选择总结，先做一些限定，方便后面描述：

Ø 常规电源设计：在本文定义为目标阻抗要求在20毫欧以上的电源设计，普遍来说，要么就是电压不是很低，或者电流不是非常大。

Ø 低电压大电流的设计：在本文定义为目标阻抗要求在10毫欧以下的电源设计。

1、 常规的电源设计，现在普遍采用的电容选择方案是可行的，可以满足电源的噪声需求。但是电容数量过多，导致浪费，同时浪费了板上的有效布局布线空间。

2、 常规的电源设计，可以通过PDN的仿真评估，或者一些芯片公司提供的电容设计Excel表格工具来进行评估，大幅减少电容的使用。

3、 低电压大电流的设计，推荐进行直流电压跌落仿真和PDN仿真，可以有效改善电源设计质量

4、 低电压大电流的设计，如果不做仿真，电容取值可以遵循10倍容量范围选择三种电容的方案，增多电容的种类，降低反谐振。

电源PDN设计本来业内的争议就较多，本期问题也是有一定争议性的，或许没有标准答案，看看大家的意见：

目标阻抗的设计方法，从自阻抗角度保证了芯片或者系统自身的正常工作的电源供电需求。那我们该如何理解转移阻抗?在什么情况下，我们需要考虑转移阻抗?