涨知识了！解析高速DAC接口基本原理（二）

上半部分：涨知识了！解析高速DAC接口基本原理（一）

差分电流转差分电压转换

如果要求从电流输出DAC获得缓冲差分电压输出，则可以使用AD813x系列差分放大器， 如图7所示。

DAC输出电流首先流过25 Ω电阻而转换成电压。接着，使用AD8138将电压放大5倍。这 项技术用于代替直接I/V转换，从而防止高压摆率DAC电流导致放大器过载和引入失真。 必须小心地处理使DAC输出电压位于其顺从电压额定值范围之内。

AD8138的VOCM输入可用于设置AD8138规格范围内的最终输出共模电压。通过添加一 对75 Ω串联输出电阻，将允许驱动传输线路。

DAC数据输入考虑因素

最早的单芯片DAC几乎不包含逻辑电路，且数字输入必须维持并行数据，才能维持数字 输出。而今，几乎所有DAC都会被锁存，且只需向其中写入数据，而不用去维持。有些 器件甚至具有非易失性锁存器并可在关断时记住设置。

DAC输入结构存在无数变化形式，本文将不一一介绍，但几乎所有都称为“双缓冲”。栓 缓冲DAC具有两组锁存器。数据最初锁存在第一级中，然后传输到第二级，如图8所示。 这种配置非常有用，具体有以下几种原因。

首先，其允许以多种不同方式将数据输入DAC。如果DAC没有锁存器或具有一个锁存 器，则必须以并行方式同时加载所有位，否则其加载期间的输出可能会与其实际内容或 目标内容完全不同。然而，双缓冲DAC可以加载并行数据、串行数据、4位或8位字或任 何其它内容，并且在新数据加载完成且DAC收到更新指令之前，输出不会受到影响。

双缓冲DAC的另一项优势在于，通过以并行方式驱动所有开关并以DAC输出数据速率更 新单个锁存器，可以最大程度地减少各个开关之间的时间偏斜。这样可以最大程度地减 少毛刺脉冲并改善失真性能。

双缓冲结构的第三项优势是可以同步更新多个DAC。数据依次载入各DAC的第一级，当 一切就绪之后，即会同时更新所有DAC的输出缓冲器。在许多DAC应用中，数个DAC的 输出必须同时变化，而通过双缓冲结构可以非常轻松地实现这点。

早期的单芯片高分辨率DAC大多数具有并行或字节宽数据端口，并且往往连接到并行数 据总线和地址解码器，然后作为极小的只写存储器由微控制器进行寻址。（有些并行DAC 并不是只能写入内容，而且还可以进行读取；这点对于一些应用来说非常方便，但并不 是非常常见。）DAC连接到数据总线时，总线的逻辑噪声容易容性耦合到模拟输出，因此 而今许多DAC采用串行数据结构。这类结构更不容易受到上述噪声的影响（因为涉及到的 噪声引脚更少）且使用的引脚更少，因此占用的电路板空间也更少；在与现代微控制器（大 多数具有串行数据端口）搭配使用时，这类结构通常更为方便。此类串行DAC有些（但并 非全部）具有数据输出和数据输入，因此数个DAC可以串联连接，而数据则通过单个数据 端口逐个输入所有这些器件。这种配置通常称为“菊花链”。

串行DAC支持语音频带和语音频率更新速率。例如，以192 kSPS速率更新的24位数字音频 要求串行端口传输速率至少达到24 &TImes; 192 kSPS = 46.08 MSPS，而CMOS逻辑可以轻松处理 该速率。不过，涉及到更新速率时，由于所需的串行数据传输速率过高，因此必须采用 并行DAC。

当并行数据速率超过约100 MSPS时，由于不太可能会产生CMOS逻辑电平以上的瞬变干 扰，因此通常使用低电平电流模式差分逻辑（PECL、较低级别的PECL或LVDS等）（见图 9）。这样可帮助最大程度地减少因码相关毛刺而产生的失真。例如，AD9734/AD9735/ AD9736 DAC系列采用1.2 GSPS并接受LVDS输入逻辑电平。片上包含特殊电路，以确保 输入数据相对于DAC时钟具有正确时序

DAC时钟考虑因素

ADC宽带孔径抖动tj、转换器SNR和满量程正弦波模拟输入频率 f之间的关系如下：

这种关系同样适用于重构DAC。该等式假定使用的是理想ADC/DAC，其中唯一误差源是 时钟抖动。SNR测量的带宽为奈奎斯特带宽DC至f c /2，其中f c 是DAC更新速率。注意，等 式1还假定采用的是满量程正弦波输出。因抖动而产生的误差与输出信号的压摆率成比 例，即正弦波幅度越小且压摆率相应越小，所产生的SNR值就越大（相对于满量程）。

应注意，等式1中的t j 是采样时钟抖动t jc和ADC内部孔径抖动t ja两者相加；这两个术语并不 相关，因此是在方和根（rss）基础上相加的：

另一方面，高速重构DAC并未内置采样保持放大器，因此没有内部孔径抖动规格。虽然 DAC存在内部时钟抖动分量，但由于主要抖动源是外部时钟抖动， 通常并不测量或指定 该分量。

图10绘制出了等式1的曲线图并以图形形式显示了各种满量程模拟输出频率抖动如何导致 SNR下降（注意，此处假定tj包含所有抖动源，包括内部DAC抖动）。例如，如果70 MHz IF 输出频率需要维持12位SNR （74 dB），时钟抖动必须小于0.45 ps（见等式1）。

有效位数（ENOB）和信纳比（SINAD）之间存在非常有用的关系， 具体如下：

图10左侧垂直轴上的SNR值已经使用等式4转换成右侧垂直轴上的ENOB值。

为了显示这些抖动值的重要性，请考虑与一组逻辑门相关的均方根（RMS）抖动典型值，如 图11所示。74LS00、74HCT00和74ACT00的值都是采用参考文献1第5章所述的方法以高 性能ADC（孔径抖动小于0.2-ps rms）测得的，其中抖动是从因多个相同门串联而导致的FFT SNR降低计算得出的。然后，通过除以串联门总数的平方根，便可计算出单个门所造成 的抖动。制造商给出了MC100EL16和NBSG16的抖动数据。

图12显示的是与图10相同的数据，但其中针对各种分辨率要求绘制出与模拟输出频率成 函数关系的最大允许抖动。根据最大输出频率和ENOB中所需分辨率来选择采样时钟发生 器类型，应以此图片作为大概准则。具有标准VCO的PLL方法就是产生采样时钟的一种 不错方式，其中均方根（RMS）抖动要求大约为1 ps或以上。不过，亚皮秒抖动要求采用基 于VCXO的PLL或专用低噪声晶体振荡器。“教程MT-008”介绍了如何将振荡器相位噪声转 换成抖动。

这部分介绍了假设抖动仅由内部DAC抖动和外部时钟抖动组成时SNR上的抖动效应。不 过，无论DAC或采样时钟振荡器的规格如何，不当的布局、接地和去耦技术可造成额外 的时钟抖动，进而显著降低动态性能。

若将采样时钟信号与具有噪声的数字信号并行布线，肯定会因杂散耦合而导致性能下 降。实际上，若将来自并行输出ADC的高速数据耦合到采样时钟，不仅会导致噪声增 加，而且还可能造成额外的谐波失真，因为数字输出瞬态电流包含的能量与信号有关。