如何打破摩尔定律停滞魔咒？Cadence Integrity 3D-IC平台提供新思路

1956年提出的摩尔定律，即单颗芯片上不断增长的晶体管数目带来的性能提升和价格下降，让信息技术在成本降低的同时，计算、存储和传输能力也不断地提高，为社会经济带来了巨大贡献。反映到生活中，最直观的感受就是大约每两年，我们的电脑或手机就可以用同样的价格购买一台性能翻倍的设备，尤其是当今主流配置的智能手机。

“摩尔定律不仅是科学定律，还是经济学定律”，Cadence公司数字与签核事业部产品工程资深群总监刘淼表示，“2014年开始，摩尔定律已显露出停滞的状态。目前大概3年半导体的性能才能够提升一倍，而且成本下降缓慢，每个工艺节点的技术障碍成倍增加。再往后，随着先进工艺FinFET成本增加，光罩层数多了，它的总成本反而会增加。”

如今芯片所承载的功能越来越多，导致需求裸片的面积越来越大，而裸片的面积是有极限的，也就是光罩的极限，所以这时候就出现了一个不可调和的矛盾。刘淼表示，这个矛盾虽然是客观存在的，但其实可以换个思路解决掉。

近日，Cadence发布业内首款应用于多个小芯片（multi-chiplet）设计和先进封装的完整 3D IC 平台——Integrity™ 3D-IC 平台。它是一个跨平台全流程的产品，它将3D设计规划、物理实现和系统分析统一集成于单个管理界面中，可以做早期3D电磁、热力、功耗和静态时序分析，可以实现由系统来驱动的PPA目标。

提升良率，降低成本，3D-IC带来行业新机遇

一个成熟的芯片工作可以分成四个层次，首先是最底层的器件，我们在器件上做了很多工作，使得晶体管越来越小；第二层是标准单元库，还有片上内存SRAM；第三层是芯片的模块，最后是系统。所以如果要让摩尔定律继续适用，我们需要从两个不同的维度出发，一是深度摩尔（More Moore），研发更先进的工艺，比如以前用铝介质，后面用铜，high-k，FinFET，之后到了3nm还有环绕型（GAA）新工艺。但成本看不到显著的降低。二是后摩尔时代（More than Moore），发展2.5D/3D堆叠、芯粒（Chiplet）等先进封装技术，增加单位面积密度，比如堆叠两层，单位面积上就是双倍，堆叠三层就是三倍。这样芯片性能不但能够被显著地提升，也能够使引线更短、功耗更低、性能更高、带宽更高、封装尺寸更小，进一步提升生产良率，减少芯片生产成本。

那么3D设计当前的挑战是什么？一是3D-IC设计聚合与管理，包括裸片放置与凸点（Bump）规划，SoC和封装团队各自为战，缺少代表多种技术的统一数据库；二是额外的系统级验证，包括跨芯片/Chiplet及封装的热分析，3D静态时序分析（STA）签核Corner的“爆炸性”增加，系统级的裸片间的连接验证。而当前行业的解决方案存在脱节，片面，点工具，缺乏早期反馈等的问题，这导致堆叠中单个裸片的过度设计，成本高昂。

刘淼介绍说，Cadence正在努力转型，以前只做EDA工具，后来开始做系统级的创新。3D-IC就是在系统创新上做出来的帮助客户解决当前痛点的工具，我们相信这也是未来十年行业的发展趋势。

Cadence 认为3D-IC下一个十年的发展方向是先进封装、数字设计与签核、模拟设计及验证、热仿真与信号完整性分析。一方面是为了迎合模拟数字化和封装晶圆化的大趋势，一方面是因为Cadence要做系统驱动的PPA，要做时序、功耗、可靠性、热仿真、机械性能、EMI、裸片间LVS/DRC、系统级验证等所有一切的分析，肯定要跟数字、模拟设计集成整合，所以需要建立统一的平台，这个平台就是Integrity™ 3D-IC。

Cadence Integrity 3D-IC平台从系统层面解决3D-IC设计挑战

作为电子设计领域的关键领导者，Cadence此次推出的集成化、高容量Integrity™ 3D-IC平台具有划时代的意义。它是业界首个可在单个统一的用户管理界面中进行3D设计规划、物理实现和系统分析的平台，有早期3D电热、功耗和静态时序分析（STA）功能，可实现由系统来驱动的PPA目标。

面向超大规模计算、消费电子、5G通信、移动和汽车应用，相较于传统单一脱节的Die-by-Die设计实现方法，芯片设计工程师可以利用Integrity™ 3D-IC平台解决新的芯片设计挑战，获得更高的生产效率。该平台提供独一无二的系统规划功能，集成电热和静态时序分析（STA），以及物理验证流程，助力实现速度更快、质量更高的3D设计收敛。同时，3D exploraTIon流程可以通过用户输入信息将2D设计网表直接生成多个3D堆叠场景，自动选择最优化的3D堆叠配置。值得一提的是，该平台数据库支持所有的3D设计类型，帮助工程师在多个工艺节点上同步创建设计规划，并能够与使用Cadence Allegro封装技术的封装工程师团队和外包半导体组装和测试（OSAT）供应商无缝协作。

“Cadence Integrity 3D-IC平台兼容数字和模拟，是多层级、多技术、多层次、多模型的按需型数据库”，刘淼进一步解释说，“为了让数字和模拟设计数据可以无缝衔接，二十年前Cadence就推出开放数据库，未来我们也会把PCB统一进来。”

值得一提的是，由Cadence中国团队提出的同构和异构裸片堆叠（Native 3D Partitioning）方案，能够将片上存储跟运算单元全部放在一起，有效地提升3D堆叠下的PPA。

在介绍用于3D静态时序分析的Tempus解决方案时，刘淼指出，它具有四大特点，一是快速、自动裸片间分析技术（RAID），因为3D设计比2D的设计周期更长，所以Cadence希望让客户在早期就能发现一些问题，比如这个芯片放上去之后，可能出现散热不好的问题等，避免后期出现大问题导致设计从头开始，设计周期延长。二是并行多模式多Corner（C-MMMC），Cadence使用并行MMMC（C-MMMC），提高运算效率，简化项目管理与机器资源。三是边界模型，因为每个芯片之间总会有边界，上面的线和下面的线有耦合电容，对寄生参数的抽取是一个挑战，Cadence可以利用裸片级分层级抽象缩减数据量。四是Tempus ECO选项，并行多裸片3D-IC时序ECO，可以优化系统驱动PPA。

随着3D-IC堆叠技术的不断发展，电子行业必将迎来新一轮技术创新和成本优化浪潮。芯片设计功能性和性能将进一步提升、功耗将进一步降低，我们也将克服裸片的尺寸限制，拥有更灵活的IP应用模型，获得更短的产品上市时间。相信在Cadence等创新企业和优秀工程师的共同努力下，摩尔定律将会发挥自己最大的价值，为人们带来更加高效、便捷的生活。