【我是工程师第三季】一步一步PCB优化

从底层贴片看，1工艺上：C9 R18 R14 TVS F1 Q1nMOSF的方向与过波峰焊的方向不一致，过波峰焊的时候极易导致连锡假焊，C6 R16 R17 R4过炉方向不管是从在还是从右，无疑是被两sop8的给干死（阴影效应）；2电气上：从原理可以得知U14脚位FB U22脚位协议ICFB，会不会太长？？U1的6脚为CS脚静态电流，下面走了一条不大不小的FB线？再看看一些其它的信号线及主功率线 纹路~~

V1版本的改进:1.从工艺上看 C9 R18 F1 Q1nMOSF的方向已改为与过炉方向一致了，工艺好了些许，然而如果过炉方向是从尾端先进去，那么R18 C9会因为Q1的高度而出现阴影效应，所以板子的前端先进入波峰锡炉。TVS瞬态抑制二极管由贴片改为了插件式的，结合现有库存物料；2.从电气上看，U1FB与协议ICU2FB的走线，经与原厂资深高工确认，没有问题，U16脚是静态点，下面走线也关系不大；再看看纹路 主功率线 热分布都做了权衡了，还在顶层和底层部分功率线做了裸铜处理，加大散热面积，降低温升~~

V2版本：1.工艺上和V1的一样没有太大的改变；2.电气上，V1和V2的输出正极环路走得太长了（图一顶层黑色标线），然而V2并没有做出优化处理，图3丝印Q2和U2位置作了位置调换，V1没有改动的原因是因为考虑到FB信号线走得太长引入的干扰太大，环路不稳定所以没有对调位置，FB线如图一，位置对调后图二，输出Pmosf走线和输出U2的信号线已经分开且明显短、粗了，温度会更好。图四，为了增加散热面积  在顶层作了漏铜处理，然而顶层裸铜会出现与磁环短路隐患，（如果磁环漆包线绝缘不好，或是工艺导致绝缘性能下降，或是其它原因，辐射面积也会加大）~

V3版本：主要是在电气layout上面作调整，图一：在V1和V2的基础上把输出环路缩短了，然而FB采样还是没有变动，虽然原厂资深高级工程师说影响不大，但凭“感觉”到时候会出现电压采样异常情况；CS电流采样也做了纹路处理，QC3.0的信号在V2的基础上没有变动，毕竟已经没有其它优化的思路了；散热处理顶层还是没有取消，最后决定在铁硅铝磁环上套UL绝缘套管，排除隐患，虽然成本上去了。

V4版本：1.制成工艺基本是没有改动，基本是结合过炉方向一致性优化处理；2.电气上面，把电气电流流向重新改了一遍（大改），纹路就这样了；虽然原厂资深高级工程师都说电压反馈环FB的走线没有问题，但最终“感觉”还是有隐患，最后还是作出了调整；mosfD极的走线面积也缩小了，只走了底层，避免辐射干扰太大，并在底层裸铜加大散热面积，排除因温度过高导致产品OTP或异常；为了节省成本，顶层漏铜已经删除，毕竟套UL热缩套管成本也会增加；然而部分器件因阴影效应的存在还是没有解决~  就这样板子最终已经改完了！

为了达到layout的最终结果，上传几张调试好的照片和输入DC15V 输出5V3A满载时候的前Nmosf的VDS的波形和VGS的波形，调试过程和其它就不一一上传了或分享了  （QC3.0 and type-c车载充电器） 结案~谢谢

请问楼主有没有Type C母座封装发给我用用啊！99SE的。