求助Verilog HDL!

本人刚学Verilog HDL,在寄存器声明中:
reg [msb:lsb]reg1,reg2, ... regN
msb和lsbd定义reg寄存器位数范围,
如:
reg[7:0] m,n;//m和n是两个8位寄存器
那么
reg[1:32]Kisp,Pisp,Lisp;
/*代表三个33位、最高位是逻辑1的寄存器?肯望大侠门赐教!*/