在saber里面如何将verilog格式的逻辑创建成可调用的模块？

saber是不是只支持VHDL格式的？如果是verilog格式的是不是还得通过工具转换下呢？

如果只支持vhdl格式的话，那如何才能把数字逻辑编程对应的可调用模块呢？

见saber自带的例子里面好像有数模混合的例子，但是不清楚这些例子中用的vhdl代码是如何变成可调用的模块

不知哪位达人可以详细讲解下设计流程

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domono

LV.7

2010-09-29 21:18

VHDL或者Verilog模型无法转换为MAST模型供Saber使用。建议：

1. 试试用SaberHDL仿真器进行分析，SaberHDL分析支持VHDL-AMS语言，VHDL-AMS也是IEEE标准，是对VHDL的扩展，专用于混合信号技术分析。在Design->Simulator菜单下可以选择使用Saber还是用SaberHDL仿真器。

2.利用Saber和其它数字仿真器的协同仿真功能，如Saber-ModelSim或Saber-VCS协同仿真，VHDL/Verilog部分用数字仿真器，其它部分用Saber。

zhangqinyang118

LV.1

2011-11-23 18:31

@domono

VHDL或者Verilog模型无法转换为MAST模型供Saber使用。建议：1.试试用SaberHDL仿真器进行分析，SaberHDL分析支持VHDL-AMS语言，VHDL-AMS也是IEEE标准，是对VHDL的扩展，专用于混合信号技术分析。在Design->Simulator菜单下可以选择使用Saber还是用SaberHDL仿真器。2.利用Saber和其它数字仿真器的协同仿真功能，如Saber-ModelSim或Saber-VCS协同仿真，VHDL/Verilog部分用数字仿真器，其它部分用Saber。

这个可以详细点吗？最近我在试verilog-xl和saber的协同仿真。想请教一下，co-simulation里面只有vhdl选项没有verilog选项这是为什么?谢谢

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