今天做了一个对比试验，就是关于消除DS尖刺试验，效果还可以！但是有个问题就是，待机功耗会增加！现在只是抛砖引玉，欢迎大家品论！数据见图：
谢谢分享
这个一次端接法看着真纠结
有的还加个二极管的。一次端接法看着确实纠结
不光看，还要提一些意见呀！
应该不仅仅影响待机损耗吧，整个效率都会受影响。
总觉的在MOS上面并电容和电阻是下下策。不得已而为之才用。
还真的不如在变压器和LAYOUT上面多动动脑筋，事半功倍。
单独并电容你试过吗。
即使你把漏感降的很小，尖峰也存在，而且随着主路负载的变化，还有所变化，所以这个只是一个保护电路，而且还测量了一下，只要参数合适，功耗也不会很大！那你能否给一些降低漏感的意见，不要很笼统的提一下，大家都知道降低漏感可以，缺少的是好的方法！我们要的Know-how！
先再贴上一副主路没有载，没有加RC的DS波形
降低漏感的主要方法就是在变压器上下功夫了。
主要是增加初次级之间的耦合，所以改变一些绕法，像三明治，初次级交叉都不错。再就是绕线不能重叠，尽量平整。
太笼统了，能不能具体和量化，我希望看到具体的分析和量化的东西，负责就是纸上谈兵和空谈！！！！
加RC吸收，一般都会增大损耗，降低效率～
想问一下，RC吸收的应该是尖峰和阻尼振荡的，那一部分！它本身的损耗，应该不是太大的？？？
我觉得它对mos的开通和关断速度影响不大～
损耗主要是产生在RC吸收中的R上～
