大家好,我之前自己设计了CDCE62005里面的寄存器的值,其中,输入时钟是PRI的100MHz LVDS时钟,需要的1路2路输出为156.25MHz LVDS标准。可是,在我将这个时钟输出给DSP 6678的SRIO参考时钟时,SRIO的PLL不能lock,请问有专家能帮我改正一下我的寄存器的值吗?让CDCE62005产生一个更加稳定的时钟。谢谢。这是我之前设计的值。
reg [31:0] write_reg0 = 32'he9840320;
reg [31:0] write_reg1 = 32'he9840301;
reg [31:0] write_reg2 = 32'he9400002;
reg [31:0] write_reg3 = 32'heb400003;
reg [31:0] write_reg4 = 32'he9400014;
reg [31:0] write_reg5 = 32'h103c0bf5;
reg [31:0] write_reg6 = 32'h84be09a6;