该器件是一款基于ARM926EJ-S 和 C674x DSP 内核的低功耗应用处理器。 它的功率远远低于使用 TMS320C6000 平台的其它DSP产品。

凭借全集成化混合处理器解决方案的极大灵活性，这款器件使得 OEM 和 ODM 公司能够快速地向市场投放拥有牢固可靠的操作系统支持、丰富的用户界面和高处理性能寿命的设备。

该器件的双核架构兼具 DSP 和精简指令集计算机 (RISC) 技术的优点， 采用了一个高性能 TMS320C674x DSP 内核及一个 ARM926EJ-S 内核。

ARM926EJ-S 是 32 位 RISC 处理器内核，可执行 32 位或 16 位指令和处理 32 位、16 位或8位数据。 该内核采用流水线结构，因此处理器和存储器系统的所有部件能够连续运作。

ARM 内核具有一个协处理器 15 (CP15)、保护模块、数据和程序内存管理单元 (MMU) 以及表后备缓冲器。 它具有分离的 16k 字节指令高速缓存和 16k 字节数据高速缓存。 这两种高速缓存均与虚拟索引虚拟标签 (VIVT) 四路关联。 另外，ARM 内核还具有一个 8kB RAM （矢量表） 和 64kB ROM。

此器件的DSP核心使用1个2级基于快速缓存架构。 Level 1 程序高速缓存 (L1P) 是 32kB 直接映射高速缓存，而 Level 1 数据高速缓存 (L1D) 则为 32kB 两路组相关联高速缓存。 Level 2 程序高速缓存 (L2P) 包含一个 256kB 的内存空间，为程序空间和数据空间所共用。 L2 内存可被配置为映射内存、高速缓存或这两者的组合。 虽然 DSP L2 可由 ARM 或系统中的其他主机进行存取，但另外还提供了供其他主机使用的 128kB RAM 共享内存，而不会影响 DSP 的性能。

外设集包括：一个具有管理数据输入/输出 (MDIO) 模块的 10/100 Mb/s 以太网 MAC (EMAC)； 一个 USB 2.0 OTG 接口；一个 USB 1.1 OHCI 接口；两个集成电路间 (I2C) 总线接口； 一个具有 16 个串行化器和 FIFO 缓冲器的多通道音频串行端口 (McASP)； 两个具有 FIFO 缓冲器的多通道缓冲串行端口 (McBSP)； 两个采用多种芯片选择信号的 SPI 接口； 4 个均可配置的 64 位通用定时器（其中一个可被配置为看门狗）； 一个可配置的 16 位主机端口接口 (HPI)； 多达 9 组具有可编程中断/事件发生模式的 16 引脚通用输入/输出 (GPIO)， 与其他外设进行多路复用； 3 个 UART 接口 （各具有 RTS 和 CTS）； 两个增强型高分辨率脉宽调制器 (eHRPWM) 外设； 3 个可被配置为 3 个捕获输入或 3 个辅助脉宽调制器 (APWM) 输出的 32 位增强型捕获 (eCAP) 模块外设；和两个外部存储器接口： 一个异步接口和用于慢速内存或外设的 SDRAM 外部存储器接口 (EMIFA)， 以及一个高速 DDR2 / 移动 DDR 控制器。

以太网媒体存取控制器 (EMAC) 在设备和网络之间提供了一个高效接口。 EMAC 支持 10Base-T 和 100Base-TX，即半双工或全双工模式中的 10 M比特/秒 (Mbps) 和 100 Mbps。 此外，还为 PHY 配置提供了一个管理数据输入/输出 (MDIO) 接口。 EMAC 支持 MII 和 RMII 接口。

SATA 控制器提供了一个至海量数据存储设备的高速接口。 SATA 控制器支持 SATA I (1.5 Gbps) 和 SATA II (3.0 Gbps)。

通用并行端口 (uPP) 提供了一个至多种类型的数据转换器、FPGA 或其他并行器件的高速接口。 UPP 在两个通道上均支持 8 位至 16 位的可编程数据宽度。 单倍数据速率和双倍数据速率以及 START、ENABLE 和 WAIT 信号均得到支持，旨在提供对各种数据转换器的控制。

该器件包括一个视频端口接口 (VPIF)，从而提供了一种灵活的视频输入/输出端口。

丰富的外设集提供了控制外围设备以及与外部处理器进行通信的能力。 如需了解每种外设的详细信息，请查阅本文件后面的有关章节以及相关联的外设参考指南。

该器件拥有一套用于 ARM 及DSP 的完整开发工具。 这些开发工具包括 C 语言编译器、用于简化程序设计和调度的 DSP 汇编优化器以及旨在将可视性引入源代码执行的 Windows™ 调试程序界面。