3.4 可配置的电缆均衡/驱动器(Configurable CD/EQ)
可配置CD/EQ器件，是将CD器件和EQ器件集成在单颗芯片内，可通过外部电平信号选择芯片的工作模式，即CD模式或EQ模式。
如Gennum GS3490 (Configurable Adaptive Cable Equalizer/Cable Driver)，是半双工（分时复用）、双向可配置CD/EQ器件，通过外部引脚配置，实现基于单个BNC接头进行SDI接收或发送。
还有Gennum GS3590 (Configurable 3G-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)和Gennum GS12090 (Configurable 12G UHD-SDI Reclocking Adaptive Cable Equalizer/Cable Driver)等器件。
3.5 重定时器/时钟恢复器(Reclocker)
SDI重定时器是用来自动检测输入信号类型，调整自身的PLL和CDR电路而恢复和整形出低抖动的时钟，再重新定时发送出接收到的SDI信号，以降低SDI信号的抖动。虽然均衡器也可以降低SDI信号的抖动，但它和重定时器是两种完全不同的器件，两者不可相互替代。均衡器的作用是通过增加高频增益使传输线的频率响应曲线趋于平坦来改善时域中的眼图和信号抖动，而重定时器则是通过PLL和CDR来抑制和降低累加噪声。如果SDI传输线很长或者传输过程中被其他噪声干扰恶化，仅有均衡器还不足以改善信号的质量，此时在均衡器输出端再串接一个重定时器是一个理想的提高SDI信号质量的方案。
GS2986, 3G-SDI Quad-input Reclocker;
GS12141, 12G UHD-SDI Reclocking Adaptive Cable Equalizer.
3.6 SDI发送器/串化器(SDI Transmitters/Serializers)
SDI串化器主要用于摄像机等视频采集前端设备，视频信号被采集后经过同轴电缆传输出去，应用架构如下：
在SDI串化器方案的硬件设计中，CPU是选择DSP/ASIC/ASSP还是FPGA？一般情况下，对预期有较小出货量、硬件设计需要跟随市场变化的场合，更青睐FPGA；而DSP/ASIC/ASSP由于专用而不够灵活，更适合对预期有较大出货量、硬件设计基本不做大修改的场合。有些FPGA芯片（如Xilinx Spartan6系列和Altera Cyclone4系列）都有低成本集成SDI SerDes，只需配电缆均衡器EQ，电缆驱动器CD即可满足要求。
从CPU到SDI Serializers，通常为BT1120接口（如Gennum GS2972），也有LVDS接口（如 TI LMH0340）。
Gennum GS2972, 3G/HD/SD-SDI Serializer with Complete SMPTE digital video processing, Integrated Cable Driver, Integrated Audio Embedder for up to 8 channels of 48kHz audio. It provides a complete transmit solution at 2.970Gb/s, 2.970/1.001Gb/s, 1.485Gb/s, 1.485/1.001Gb/s or 270Mb/s.
具体芯片使用参考设计不再赘述，请参考芯片手册SDI Transmitters(Serializers)\GS2972_Datasheet.pdf
3.7 SDI接收器/解串器(SDI Receivers/Deserializers)
Gennum GS2971, 3G/HD/SD-SDI Receiver with Complete SMPTE digital video processing, Integrated Adaptive Cable Equalizer, Integrated Reclocker with low phase noise, integrated VCO, Integrated audio clock generator and audio de-embedder for 8 channels of 48kHz audio.
4 电源及外部元件设计建议
SDI对眼图、抖动、噪声等有严格要求，低噪声底纹波电源设计方案对SDI信号链路非常重要。从图 5 SDI CD的应用电路可以看出，电源VCC_3V3通过75R端接电阻与SDI输出端直接相连，因此电源上的任何噪声和纹波都会直接耦合到信号输出端。SMPTE规范了SDI信号输出电压幅度典型值是800mVPP，一个3G SDI信号经过200米的同轴电缆传输后最多可以被衰减50dB，而低频的电源噪声和纹波在经过较长的电缆后几乎没有衰减，这意味着 SDI信号摆幅在经过较长的电缆传输后可以低至几mV，这与电源噪声和纹波已非常接近，此时电源将大大恶化SDI的信噪比。因此，电源噪声和纹波必须很低，建议采用低噪声LDO（如 TI LP3878）给所有SDI器件供电，而不是直接采用DC/DC器件。
另外，外部端接电阻最好采用±1%精度阻值；外部阻抗匹配网络最好选用高Q值射频(RF)电容电感，因普通电容电感在高频下的容值或感值与标称值相差甚远，会导致实际阻抗与目标阻抗75Ω相差甚远。
5 PCB布局布线等建议
SDI方案硬件电路布局布线的核心是，最小化SDI信号链路上各元器件及PCB走线等引起的75Ω受控阻抗SDI信号线的阻抗失配程度。
5.1 回波损耗
由于SDI信号速率越来越高，因而其信号路径需安装高频电路的设计方法处理，否则无法得到高质量的传输性能。SMPET协会制定的SDI信号回波损耗的指标要求，如图 9所示。为满足这个指标，我们必须精心设计以保证SDI传输路径的阻抗连续性，尤其在BNC连接器的选择、传输线缆的选择、原理图参数设计、PCB布局设计、合适的SDI器件选择上，需特别注意。
图 9 SMPTE规定的回波损耗指标
现实中，由于SDI传输路径上的阻抗不连续，任何输入输出信号都会被输入或者输出端反射一部分，反射波会与正向波叠加而恶化正向波形，因此我们必须设计好整个链路的阻抗匹配以降低反射，在高速信号中尤为重要。
回波损耗（Return Loss）或者 S11/S22(S参数)是用来定义回波损耗大小的指标，其中 S11/S22是反射功率与正向功率的比值，它们与输入输出阻抗的对应关系如下：
回波损耗与 S11 的关系如下：
其中，Z0 是传输线的特征阻抗。
从上述公式中可以看出，回波损耗完全由输入输出阻抗与传输线特征阻抗是否匹配决定。除了要使用正确的匹配元器件值，高质量的PCB走线对阻抗匹配也至关重要，因为信号走线上寄生的电感电容会影响阻抗，不适当的过孔、拐弯、线宽等都会影响SDI传输路径上阻抗的连续性。
5.2 建议
1，选用高质量的BNC接口，最大程度保证其具有75Ω的阻抗要求；同时，设计使用75Ω受控阻抗BNC封装（参考下文5.3节），BNC接口厂商通常会推荐较好的封装形式。
另外注意，原理图设计时，BNC接口的外壳（SDI同轴线缆的屏蔽层）必须接地，否则SDI信号无法正确传输。
2，影响输入回波损耗(Input Return Loss, IRL)和输出回波损耗(Output Return Loss, ORL)的元件，即阻抗匹配网络（5.6nH或6.8nH电感与75Ω电阻并联）等，都选用0402或更小封装的阻容感元件（焊盘约20*25mil），尽量靠近EQ/CD等IC引脚放置，且75Ω受控阻抗单端信号微带线（简称SDI信号线）的线宽宜在15-25mil之间，即接近元件焊盘宽度，以此将阻抗失配程度降到最低。
可在PCB叠层中，通过调整75Ω SDI信号线或100Ω差分线到GND参考平面的距离来调整对应的走线宽度，参考图 10。
3，阻抗匹配网络选用高Q值的射频(RF)电容和射频信号电感（因普通电容电感在高频下的容值或感值与标称值相差甚远，会导致实际阻抗与目标阻抗75Ω相差甚远），电阻都选用±1%精度的。
4，EQ/CD等模块电路与贴片BNC接口在PCB Top和Bottom层上同层放置，以保证SDI信号线上无过孔；EQ/CD等模块电路与插件BNC接口在PCB Top和Bottom层上镜像放置，以减少SDI信号线上的残桩(stub)，减小寄生电容，从而减小阻抗的下降。
5，特别注意，EQ器件的输入信号，当做单端信号，各自做75Ω阻抗匹配处理；其输出到SDI解串器芯片的信号，做差分信号100Ω阻抗匹配处理。CD器件的处理方法刚好相反，其输入为差分信号，做100Ω阻抗匹配处理；输出当做单端信号，各自做75Ω阻抗匹配处理。
6，PCB Layout时，EQ器件的输入回波损耗元件，包括交流耦合电容，都靠近器件输入引脚放置，不靠近BNC接口放置；EQ器件输出端的交流耦合电容，应靠近EQ器件输出引脚放置。CD器件的输出回波损耗元件，包括交流耦合电容，都靠近芯片输出引脚放置，不靠近BNC接口放置；另外，CD器件输入端的交流耦合电容，应该是靠近SDI串化器芯片引脚放置，而不靠近CD器件输入引脚。
总之，各类交流耦合电容PCB Layout原则是，靠近信号的输出引脚，使信号输出芯片，即将直流成分隔离。
7，选择支持75Ω单端线和100Ω松耦合差分线的PCB叠层，并控制相应的走线阻抗为75Ω±10%和100Ω±10%。如图 10所示，100Ω差分线可直接参考Layer2 GND平面，75Ω单端线可参考Layer4中的金属孤岛，此时需要将金属孤岛上方Layer2和Layer3对应区域做净空/禁止覆铜处理。
图 10 75Ω单端线和100Ω差分线独立参考地的叠层示例
8，SDI信号线（从CD器件输出引脚到BNC接口，从BNC接口到EQ器件输入引脚）尽可能短且直，或采用弧形走线；当采用差分输出时，SDO_P和SDO_N必须对称、等长、等阻抗。短线具有更小的寄生电容电感值，对阻抗的影响更小；线长相对于信号波长越短，反射波对正向波/入射波的影响越小。因会改变线宽，导致阻抗不连续，从而导致反射，故而避免直角或锐角走线等原则对此依然适用。
5.3 受控阻抗BNC封装的设计
图 11 设计良好的通孔BNC封装顶层视图
如前文所述，“SDI方案硬件电路布局布线的核心是，最小化SDI信号链路上各元器件等引起的75Ω受控阻抗SDI信号线的阻抗失配程度。”该原则依然适用于BNC封装的设计，即最小化BNC封装设计引入的寄生电容，从而最小化由BNC封装引起的SDI信号链路上75Ω阻抗的失配程度。
1 内电层（内部地和电源平面）与通孔BNC封装的信号引脚间留出265mil直径的间隙，用禁止覆铜实现。其一，能够避免该信号引脚通孔在内电层短路的风险；其二，能够将该信号引脚通孔的寄生电容最小化，从而避免引起阻抗的较大跌落（BNC信号引脚通孔60mil直径，与内电层间距为20mil，最严重的情况是，该通孔的阻抗从75Ω跌落到40Ω）。
2 信号引脚的68mil焊盘比48mil钻孔尺寸大20mil，且设计在Bottom层。
3 信号引脚的68mil焊盘与GND金属覆铜间，留出65mil的间隙。
5.4 阻抗匹配网络中电感的作用
6 总结
本文简述了SDI信号链路上各功能单元的构成，参与SDI器件的主要制造商，以及SDI相关产品；以实际应用电路为例，介绍了SDI信号链路上EQ、CD、SERDES等器件的应用，并总结了它们在应用中需要注意的器件选型问题、电源设计问题和PCB Layout设计问题，对SDI信号链路上各模块的设计应用具有一定的参考价值。
附1 参考资料
https://www.sohu.com/a/143683025_465219
AN1972 SDI电路布局布线面临的挑战.pdf