在常用的功率器件如SiC、IGBT或者MOSFET在大功率转化器中，Gate Drive的设计是很关键的。Gate Drive对转换效率、PWM驱动电流、死区时间、米勒平台等问题都有关联。因此我们不能Gate Drive就几个电容电阻而忽视Gate Drive电路设计。
我们大家都知道MOSFET的Cgd是产生米勒平台的根因，但是Cgd除了和米勒平台相关它还会引入什么其他风险吗？今天我们就来多了解一个关于Cgd的细节。
我们经常会听说太大的dv/dt、di/dt，有时会让我们的管子炸！那么，是什么原因导致它会出现炸管的风险！我们看下图：
如上图所示，一个半桥的拓扑，上下两个管子交替导通，为了安全中间预留有很短的死区时间。那么我们假设：HV_BUS=650V,MOSFET的体二极管正向压差0.7V。当死区时间过后，上管Turn-ON，那么在PHASE端就从原来的-0.7V，跳变到650V；如上图，那么就会通过Cgd电容产生一个电流Igate，如下：
那么，我们再假设，从Gate Drive电路到MOSFET的G极的总的阻抗为Zg，那么这个电流就会产生一个毛刺（glitch）如下：
如果在某些工况下会出现：
【如高温时，高负载电流时；因为Vth为负温度系数，温度越高MOSFET的Vth的值越低】
那么就有可能会让原本处于Turn-off的下管，短暂Turn-On，导致上、下管同时导通的风险，出现炸管风险。这就是为什么我们在满足用于的情况下，尽量的降低dv/dt的原因；降低dv/dt的另外一个原因是有利于EMC。
为了降低Vglitch的影响，在大功率Gate驱动芯片一般都集成了米勒钳位引脚或者驱动电路有设计时运用于米勒钳位技术，如下图：
驱动芯片内置米勒有源钳位，当下管处于off状态时，米勒钳位MOS处于ON状态，那么当产生Igate时，就不再经过Zg电流通路，而是经过阻抗更低的miller MOS直接拉地，大大降低了上下管同时导通的概率。
再如下图，Qoff的PNP管，也是可以理解为米勒钳位的效果，Vout为低电平时，当Vgs电压有glitch干扰后，只要电压达到0.7V，Qoff管就导通，避免MOSFET误导通。
最后，我们总结一下：
（1）功率驱动电路的设计是电源电路设计关键电路，不能因为它只有几个电容电阻，就忽视它，我们要理解每个一颗电阻、电容、三极管它的作用，这样在调试电路时才更胸有成足。
（2）Cgd电容时MOSFET的比较关键的参数不仅和米勒平台相关，当dv/dt很大时，还可能导致Vgs超出阈值，引起误导通问题。