和近端串扰同样的仿真电路图,相关的仿真条件设置一样,仿真得出的结果如下图,以本例的数据来说,远端串扰的饱和长度竟然达到22.56inch,相当于30个上升边时间的空间区域长度,远远大于近端串扰的饱和长度。这说明,近端串扰很容易饱和,远端串扰不容易饱和。没达到饱和之前,噪声幅值是增加的,所以相对于近端串扰来说,更需要管控远端串扰。这也就是很多设计资料没有对近端串扰提出设计指标,只对远端串扰提出设计指标的原因之一。
饱和长度的影响因素
上升边时间
验证上升边时长对远端串扰饱和长度的影响,取三个上升边时间来进行仿真:50ps,100ps,200ps。100 ps是前面仿真的一个值,用50ps和200ps来对比验证,查看上升边时长的变化对饱和长度的影响,仿真结果如下:
仿真结果可以很直观地看出,上升边越长,饱和长度越长。需要注意的是:和近端串扰一样,远端串扰的饱和长度也会达到最大值,不会无限长,饱和后噪声幅值会持续一段时间。
线间距的不同
为了验证线间距对饱和长度影响,选择2W,3W和4W的三个类型来进行仿真对比,相关仿真的结果如下:
仿真结果表明:线间距越大,饱和长度越长。
表层和内层
由前文的仿真结果得出:近端串扰的表层和内层的饱和长度是不同的。电路图和前文相同,远端串扰的表层和内层的相关仿真结果如下:
仿真结果表明:内层没有远端串扰。
原因如下:本例所用的叠层信息,如下图,为了更好地体现串扰的相关特征,使用的叠层里关于损耗因子和铜箔的损耗相关的因素都是无损,信号线周围的介质都是一样的,且都是均匀分布,所以信号线的耦合,不管是容性耦合还是感性耦合都是相同的,远端串扰系数为零,对应的公式如下图。在这种情况下,就不会出现远端串扰。
远端耦合系数公式:
但是,在实际的产品叠层设计中,上下的介质材料是不同的,即使材料完全相同,压合工艺的差别也会造成介电常数的不同,容性耦合与感性耦合所受到的影响是不同的,这时候就会产生远端串扰。也有的资料从模态上,就是奇模和偶模传输速度的不同来理解。
这两个方向,都能说明在正常产品设计中,串行serdes的信号选择内层而不是表层走线,除了损耗和阻抗的原因,也可以更好管控远端串扰。
但最合适的不一定是最好的,很多规定都不是固定的,SSD的芯片产品就选择将高速并行信号走在表层。
有知道的小伙伴,可以评论区里讲讲为什么?