• 回复
  • 收藏
  • 点赞
  • 分享
  • 发新帖

晶振上下两层为什么挖空，而且不能走线 是什么原因

晶振上下两层为什么挖空，且不能走线，好像不是应为怕干扰的原因
全部回复(35)
正序查看
倒序查看
硬件菜鸟
LV.3
2
2014-02-26 00:02
怎么没有人回答
0
回复
xhb5p
LV.3
3
2014-02-26 00:03
减小对GND的寄生电容,保持负载电容的恒定
0
回复
xingyang信y
LV.3
4
2014-02-26 00:04
挖空没必要，包地则可
0
回复
硬件菜鸟
LV.3
5
2014-02-26 00:05
@xhb5p
减小对GND的寄生电容,保持负载电容的恒定
这位老兄所言即是
0
回复
4856ty
LV.3
6
2014-02-26 23:40
减小对GND的寄生电容,保持负载电容的恒定.
0
回复
xingyang信y
LV.3
7
2014-02-26 23:43

[quote]以下是引用xxgoodbaby在2007-1-7 10:18:45的发言：  

 减小对GND的寄生电容,保持负载电容的恒定.[/quote]这位老兄所言即是。

0
回复
硬件菜鸟
LV.3
8
2014-02-26 23:47
看这种PCB，可以感觉是新手走线，大概是为了避免在OSC下走线，然后把OSC下面的区域设置为KEEPOUT，然后在flood后就变成一个铜皮被挖空区域。
0
回复
硬件菜鸟
LV.3
9
2014-02-26 23:48
然则，挖空并不能抑制晶振EMI的对外干扰，一些公司的内部PCB规范都要求OSC区域尽量包地，而在设计选料上，可以选4个PIN的有金属屏蔽的晶振。这样设计上的考虑能解放PCB LAYOUT的难度。什么对GND的寄生电容，我倒没想到这么玄的地步
0
回复
xhb5p
LV.3
10
2014-02-26 23:53
对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。
0
回复
山东大汉
LV.10
11
2014-02-26 23:55
@xhb5p
对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。
总是不能完全解决好呀
0
回复
山东大汉
LV.10
12
2014-02-26 23:55
@xhb5p
减小对GND的寄生电容,保持负载电容的恒定
除了减小， 还有什么办法吗？
0
回复
donggn3
LV.2
13
2014-02-26 23:59
9楼不懂装懂。
0
回复
xhb5p
LV.3
14
2014-02-27 00:01
@山东大汉
总是不能完全解决好呀
可以看看各大Transcevier产家的AN和参考设计，就知道这么lay板并不是新手的走线，而是必须的要求，一般如果是用的DCXO，要保证晶体到地的距离大于250um，所以一般都要挖掉一层到两层来达到要求。至于寄生电容对与输出频率的影响有很具体的公式，网上都可以找到的
0
回复
youbu9d
LV.2
15
2014-02-27 00:06
偶也一直这么看的
0
回复
90h辉
LV.3
16
2014-02-27 00:08
晶振的走线也可走在表层,然后加屏蔽照就OK!如果走在中间层的话,可在走线上下两层铺地,这时是有寄生电容,也可计算出来的,然后在决定晶振的负载电容要多大的.不过我个人决得,不管是挖空还是走线上下左右铺地,只要能满足要求就行了,不必刻意追求.
0
回复
hal骑兵
LV.2
17
2014-02-27 00:12
OSC只是一个频率起震器,IC内部有PLL精确稳频
0
回复
gbnm890飞
LV.2
18
2014-02-27 00:15
6楼正解，尤其是对于晶体，要控制对地的寄生电容。挖空是为了考虑这一点，至于不走线，除了寄生电容之外，还有干扰的考虑。楼上的可以看看各大Transcevier产家的AN和参考设计，就知道这么lay板并不是新手的走线，而是必须的要求，一般如果是用的DCXO，要保证晶体到地的距离大于250um，所以一般都要挖掉一层到两层来达到要求。至于寄生电容对与输出频率的影响有很具体的公式，网上都可以找到的。[/quote]
0
回复
youbu9d
LV.2
19
2014-02-27 00:17

首先说明纯技术讨论，楼上的兄弟不要急。

第一，你需要可操作的实际方法，那就以Silicon lab 的Transceiver Si4210为例，有专门的application note AN152-SELECTING A CRYSTAL FOR AERO®II DESIGNS 供参考，同时有一个EXCEL的文档专门计算寄生电容及其他参数是否会导致设计失效供参考，我想Silicon labs的Transceiver很多大厂都有用过，你应该也比较容易找到这些文档来看到可操作的实际方法。当然，我记得MTK也有一份RF layout 的PPT有谈到这个，如果你是有LICENSE的MTK方案用户，也可以找他们拿到。

0
回复
人生戏we
LV.3
20
2014-02-27 00:27
是的，我们要求的不是只要能起振就行了的，关键是频率调谐范围。我跟一些26MHZ的晶体供应商讨论过，对寄生电容的要求还是比较严格的。起码有一点，就是我们用load capacitance为7.4pF的换为8pF的，就会发现频率校准数据会明显不同，调谐范围会出现比较大的变化。并且晶体下面掏空的层数对频率校准数据也有一定的影响，这个做过试验的。个人看法，请高人指正。
0
回复
youbu9d
LV.2
21
2014-02-27 00:39
第二，我们这个讨论大多针对DCXO模式，同时主要是指26MHz或13MHz的Crystal的Layout来谈。这里是射频版，所以32.768K 并不在主要考虑之列。32.768K相邻层挖不挖空确实无大碍。第三，寄生电容的坏处常常并不是直接表现在令你的Crystal无法起振，而是导致你AFC的可调范围变小。因为我默认大家都在讨论的是RF的VC-TCXO或者使用DCXO时的Crystal的layout,要注意GSM标准中 0.1 ppm的频率精度要求不靠AFC是无法达到的
0
回复
youbu9d
LV.2
22
2014-02-27 00:40
第四，测量输出频率的精度如果你要求看到多少多少PPM用示波器是无法做到的，用示波器只能看个波形和大致频率，如果你要测量是否满足精度要求应该用频率计数器，对于示波器，就算测量32.768K的RTC时钟，200个PPM的偏差都看不出来的。当然，也有可能是现在有足够好的示波器可以量到很准的频率，这一点请指教。（当然，如果Agilent有，可以告知哪个型号最好了）。
0
回复
哈哈镜
LV.3
23
2014-02-27 00:43
OSC只是一个频率起震器,IC内部有PLL精确稳频如果只靠外部2个电容来稳定?岂非可笑?
0
回复
90h辉
LV.3
24
2014-02-27 00:45
楼上什么意思？不解
0
回复
90h辉
LV.3
25
2014-02-27 00:46
@90h辉
楼上什么意思？不解
看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)如果10楼不服气,当我在bullshit,那么...再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)!你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系!
0
回复
90h辉
LV.3
26
2014-02-27 00:47
@90h辉
看一些电路,如果上到几十MHZ的频率,外部2个电容可以去掉,因为此外部电容的要求并不严格,寄生电容的偏差不会对PLL的稳定有影响(OSC有绝对影响,而外电容则并非如此)如果10楼不服气,当我在bullshit,那么...再来看32.768KHZ的RTC晶振,我把27pF电容换22pf,或者33pF,一样走时准确(可以用示波器量下)!你可以实验一下,即使PCB布线的寄生电容可以达到如此大的偏差(事实上可能吗?),都没有关系!
哦~
0
回复
youbu9d
LV.2
27
2014-02-27 00:50

另外以下这段说明是从AERO®II TRANSCEIVER DESIGN GUIDE 中截出来的，供参考，示范Layout我不知道怎么贴图，没法放上来了。 另外，我同意你对寄生电容量级的说法，没有那么大，一般一个脚的寄生电容应该在1-2pF 左右。

3.2.1. DCXO Crystal PCB LayoutThe crystal should be placed close to the IC and notnear the power amplifier. The ground plane shouldalso be removed to at least 250 μm below the crystalto minimize the stray loading capacitance of thedevice pads. Use the crystal vendor\'srecommended PCB footprint. Figure 7 illustratesthe recommended PCB layout.

0
回复
youbu9d
LV.2
28
2014-02-27 00:53
1.  LAYOUT APP NOTE都类似2. 主题并没有限制RF 还是RTC的晶振,既然是分析透彻,就不需要用排除法来区别看待.如果只是说PCB LAYOUT,哪怕是RTC晶振都应该符合1的APP NOTE.不管如何,挖空都是需要避免的.3. 寄生电容能够大到另OSC无法震荡?所以你在驳一个不可能出现的情况,我说过了AFC靠IC里面的PLL,不是靠LOAD CAP,LOAD CAP给出一个适合OSC起震的环境.4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移
0
回复
youbu9d
LV.2
29
2014-02-27 00:54
另外,如果你有ORCAD档的原始设计电路图,请看一下负载电容的属性里面,Description是否是选用NPO(+-5%)的电容?我一般选X7R(+-10%)足矣.而寄生电容在同一批次洗板的PCB中几乎是相同的,还不如电容温漂的影响大,况且此寄生电容数值是固定的\\已知的,把此影响无限扩大就显得对设计的不自信,岂非舍本逐末?有些IC没有内部PLL,需要外接CLK_IN,这样,就只能接有源晶振,此时对负载电容的要求严格些.但主题并非是谈论负载电容的选取方法,而是某RD提出的寄生电容的说法.个人不以为然
0
回复
youbu9d
LV.2
30
2014-02-27 00:54
再有
0
回复
youbu9d
LV.2
31
2014-02-27 00:55
我觉得这个问题其实已经讲清楚了，因为该帖子的主题是“为什么晶体底下要挖空，且不能走线”，我所提到的几个具体文档并不是泛泛的在谈什么LAYOUT规则，而是定量的计算和分析寄生电容对系统设计的影响，如果可以，我想aquasnake兄弟找到看看后再讨论会比较有帮助，另外不知道aquasnake兄弟做的是哪个手机RF方案，就像16楼所说的，做简单的实验就可以了解寄生电容对AFC调谐范围，系统校准和手机RF指标的影响。此外，纠正一下计算的错误4, 200个PPM就是200/100,000=1/500;那么32.768K/500=65.536,32.768K+-65.536/2~=32.735~32.801K的精度,不变有效位数只到KHZ,示波器足够可以测到RTC 200PPM的频率漂移PPM是百万分之一，所以200 PPM =1/5000   32.768 K/5000 = 6.55 Hz 有效位数需要至少到Hz,而不是到KHz ，我用过的示波器是达不到的。
0
回复
工程师都在看
反激电源同步整流打开异常
dy-DTwVs9Gh
【5月-红包福利】下载PI参考设计 即可领取现金红包
电源网-天边
求助，有没有高度小于2cm（带骨架）的磁芯，能满足200w设计功率
dy-1CssLAzJ
【有奖互动】工业电源深度对话 解锁PI能源新篇章
电源网-天边
 直面网络边缘安全挑战：掌握技术与方法要点
小编推荐
立
即
发
帖