各位朋友，元宵节快乐，过完元宵节我们的春节基本就算过完了，就要开始一年辛勤的劳作了，祝大家在新的一年里身体健康、万事如意。
在帖子里看到不少关于COOLMOS的介绍，我也为大家整理了一些COOLMOS的资料，供大家参考，会分以下几次发出，欢迎大家讨论。
第四次：目前市场超结产品的现状
有关COOLMOS的产品也可以浏览西安芯派电子的官网，获取更多的超结MOSFET资料。
http://www.semipower.com.cn/
废话我就不多说了，开始上料。
一：COOLMOS的前生今世
COOLMOS也就是super junction MOS由于大家习惯沿用了英飞凌的叫法，所以一直叫COOLMOS，个人认为叫超结MOS可能更为恰当。
以下文字参考西安芯派电子上海研发中心刘博士的论文及相关网络资料，由笔者进行整理，若有问题请及时联系。
1988 年，飞利浦美国公司的 D.J.Coe 申请了编号为 US Pat:4754310 的美国专利，第一次提出了在 LDMOS 结构的基础上，采用 pn 交替结构来取代原来单一淡浓度掺杂的漂移区，有效较低导通电阻的同时保持器件耐压的方法来实现真正意义上的超结器件。如图一所示，在原先传统 LDMOS的漂移区中，通过 pn 交替的结构来代替单一淡浓度掺杂的漂移区，LDMOS 的漏端为高浓度掺杂的n+区域，它直接连接到 pn 交替的漂移区。
图一：LDMOS pn 交替结构示意图
1993 年，电子科技大学的陈星弼教授也在美国专利局申请了编号为 US Pat:5216275 专利。在他的专利中提出，在 VDMOS 器件中，用多个 pn 间隔结构来做外延漂移层的概念，并称其为―复合缓冲层‖（Composite Buffer Layer）。如图 1.10 所示，陈星弼教授的专利中给出的示意结构中，如当前主流的超结 MOS 器件已经十分相似了。图二 中，VDMOS 器件中外延区由 pn 交替掺杂的外延漂移区组成。陈星弼教授同时在专利中分析了此 pn 交替掺杂的漂移区的三维分布方式。
图二：复合缓冲层结构示意图
两年后，即 1995 年，西门子公司的 J.Tihanyi 也申请了编号为 US Pat:5216275 的专利，提出了和陈星弼教授类似的思路和应用方案。Tihanyi 的专利结构见图三，其同样是采用 pn 交替掺杂的结构在替代传统功率 MOS 器件中单一掺杂的漂移层。
图三：Tihanyi 专利超结示意图
这三份专利提出了一种全新的思路，新的器件结构使陷入硅限瓶颈的人们为之振奋。在这之后，人们基于此前这三人的思路和理论推导，对基于此方向的新型高压器件进行了深入的研究和开发。1997年，随着研究的深入， Tatsuhiko 等人正式提出了―超结理论（Superjunction Theory）的概念。Tatsuhiko 等人将之前的研究进行了总结和归纳。从此之后，超结理论得到了广泛的引用和流程，被众多研究人员所接受，并不断得到新的研究成果。
超结理论提出后，针对超结 MOS 器件的研究随之在世界范围内展开。在 1998 年，英飞凌公司正式宣布世界上第一代产品级的新型超结 MOSFET 器件诞生，并称之为 COOLMOS。自此超结MOSFET慢慢的走入了我们电源工程师的视野。随着超结MOSFET的推广，国内的国内的众多企业也推出了自己的超结产品，如南方芯源微科技有限公司在2012年成功的推出了自己一些列的超结产品，并应用到众多的企业中去。
二：SJ_MOS与VDMOS的结构差异
为了克服传统MOS导通电阻与击穿电压之间的矛盾，一些人在VDMOS基础上提出了一种新型的理想器件结构，既我们所说的超结MOS，超结MOS的结构如图2所示，其由一些列的P型和N型半导体薄层交替排列组成。在截止态时，由于P型和N型层中的耗尽区电场产生相互补偿效应，使P型和N型层的掺杂浓度可以做的很高而不会引起器件击穿电压的下降。导通时，这种高浓度的掺杂可以使其导通电阻显著下降，大约有两个数量级。因为这种特殊的结构，使得超结MOS的性能优于传统的VDMOS.如下表中芯派电子的超结MOS与平面MOS部分参数比对可知，超结MOS器件参数优于平面MOS。
对于常规VDMOS器件结构， Rdson与BV这一对矛盾关系，要想提高BV，都是从减小EPI参杂浓度着手，但是外延层又是正向电流流通的通道，EPI参杂浓度减小了，电阻必然变大，Rdson就大了。Rdson直接决定着MOSFET单体的损耗大小。所以对于普通VDMOS，两者矛盾不可调和，这就是常规VDMOS的局限性。 但是对于超结MOS，这个矛盾就不那么明显了。通过设置一个深入EPI的的P区，大大提高了BV，同时对Rdson上不产生影响。对于常规VDMOS，反向耐压，主要靠的是N型EPI与body区界面的PN结，对于一个PN结，耐压时主要靠的是耗尽区承受，耗尽区内的电场大小、耗尽区扩展的宽度的面积。常规VDSMO，P body浓度要大于N EPI，大家也应该清楚，PN结耗尽区主要向低参杂一侧扩散，所以此结构下，P body区域一侧，耗尽区扩展很小，基本对承压没有多大贡献，承压主要是P body－－N EPI在N型的一侧区域，这个区域的电场强度是逐渐变化的，越是靠近PN结面，电场强度E越大。对于COOLMOS结构，由于设置了相对P body浓度低一些的P region区域，所以P区一侧的耗尽区会大大扩展，并且这个区域深入EPI中，造成了PN结两侧都能承受大的电压，换句话说，就是把峰值电场Ec由靠近器件表面，向器件内部深入的区域移动了。
对于做电源的工程师，这些太过器件级别的内容可能让我们看的云里雾里，那就请看我们下面的更新，SJ_MOS的应用吧，有猛料啊。
楼上说的很实在,路漫漫其修远兮。。。。
补充一下，下图为英飞凌coolmos与芯派SJ-MOS工艺区别（右图为芯派SJ-MOS）
呵呵，这个每个人理解都不同，我个人的认为这个参数离不开性能和价格（貌似是废话，哈哈），目前国内的超结与欧美大的品牌技术差距虽然在缩小，但差距是客观存在的，这个我们谁都不能否认，但价格呢？国内的优势又是显而易见的，所有性价比是个综合参数，好比MOSFET的K因子
最小的价格与性能的乘积才是最高的性价比。
具体使用什么品牌需要电源工程师根据自己产品的实际需求去选择，如果一个手机充电器，需要提高效能，但也很少有人选择欧美系的超结MOS，可能也有，土豪毕竟是少数，大多数企业还是对成本毕竟敏感的。
以上信息供参考，欢迎大家积极讨论，让更多的超结问题展现在更多的工程师面前。
再来回答下上面提出问题的解决办法，不足之处欢迎大家补充。
MOSFET栅极产生震荡的原因
说起MOSFET栅极产生震荡的原因，我们先看下面的一张MOSFET在电源中的寄生参数示意图。其中L1、L2、L3为封装引线及PCB敷铜寄生电感。Rg1为MOSFE内部栅极电阻，Rg2为MOSFET外电路栅电阻。
从上图我们可以看出，MOSFET自身和我们外部电路布线及器件布局会引入较大的寄生电容及电感到电路中，这些引入参数在电源上会形成相应的回路，大家都知道电源的MOSFET处于一个高速开通及关断的工作状态，在这个开关过程中，相应的耦合环路就有可能形成震荡。电路是否振荡决定于谐振电路、谐振频率、及MOSFET的转折频率，转折频率由Rg1、MOSFET寄生电容及和增益Gfs控制,因此即使较小的寄生电容，都有引起谐振的可能。
因此，只有有效的保证了栅漏串联谐振频率低于MOSFET的增益转折频率，才能有效的防范振荡的产生。具体的实现方法有两种：
a>选择合适的栅极电阻。较小的栅极电阻会使MOSFET快速关断，由于栅极走线及栅极搭线电感中贮存的能量不能马上泄放，会引起MOSFET不能彻底关断，从而产生相应的震荡，当震荡严重时会导致MOSFET栅氧层遭受破坏从而引起失效，震荡不严重的话，那就是干扰问题和损耗问题了。
b>优化PCB布线，减少栅极附件的杂散电容。栅极布线尽量短，不经过大电流器件这些大家都知道，但是还需注意避免栅漏极栅极与高电压走线过于接近，保证栅漏不出现平行走线，如果电路布局特殊，可考虑采用地线将栅漏进行屏蔽隔离。
C>使用磁珠进行抑制。 这种方法大家用的比较多，尤其在处理EMI相关问题时。当在较高频率时，磁珠引入有效的损耗阻抗，可以抑制吸收电路中的尖峰。同时将其LAYOUT在MOSFET栅极附件，也可以有效的防止并联走线串扰问题的产生。
很直接的办法。
