布線的基本知識
PCB布線的布通率依賴于良好的布局和布線規則的設置.布線規則可以預先制定,包括走線的彎曲次數、導通孔的數目、步進的大小等.一般先進行探索式布線,快速地把第短線連通,然后進行迷宮式布線,先全局性地優化尚未布的連線路徑.可以根據需要斷開已布的線,并試著重新再布線,可以改進總体效果.
對目前高密度的PCB板設計,過孔不太適合了,它浪費了許多寶貴的布線通道.為了解決這一矛盾,出現了盲孔和埋孔技朮,它不公完成了導通孔的作用,還省出許多布的通道,使布線過程完成得更加方便、流暢、完善.
1. 印制電路板的走線
印制電路板的走線即印制電路板上的導線,是指PCB板上起各個元器件電氣導通作用的連線.印制電路板的走線具有長度、寬度、厚度、形狀、方向等屬性,這些不同的屬性在PCB設計中以体現出不過的作用,PCB設計者需要進行深入的了解,才能真正設計 出高質量的PCB.
(1) 走線長度
盡量走短線,特別是對不信號電路來講,線越短電阻越小,干擾越小,同時耦合線的長度應盡量減短.
(2) 走線形狀
同一層上的信號線改變方向時應該走斜線或弧形,且曲率半徑比較好,應避免直角拐角.
(3) 走線寬度和中心距
在PCB設計中,網絡性質相同的印制電路板線條的寬度要求晝一致,這樣有利于阻抗匹配.從印制電路板制作工藝來講,寬度可以做到0.3mm、0.2mm甚至0.1mm,中心距也可以做到0.3mm、0.2mm甚至0.1mm.但是,隨著線條的變細,間距變小,在生產過程中的質量就更加難以控制,廢品率將上升.綜合考慮以上的因素,選用0.25mm線寬和0.25mm線間距的布線原則比較適宜,這樣既能有效控制質量,也能滿足用戶要求.
(4) 多層板走線方向
多層板走線要按電源層、地線層和信號層分開,減少電源、地、信號之間的干擾.多層板走線要求相鄰兩層板的線條應晝量互相垂直,或走斜線、曲線, 不能平行走線,以利于減少板層間的耦合和干擾.大面積的電源層和大面積的地層要相鄰.實際上電源層和地層之間開成一個電容,能夠起到濾波作用.
2. 焊盤設計要求
因為目前表面貼裝元器件還沒有統一的標准,不同的國家、不同的生產廠商所生產的無器件外形封裝都有差異,所以在選擇焊盤尺寸時,應與自己所選的元器件的封裝外形、引腳等與焊接相關的尺寸進行比較.
(1) 焊盤長度
在焊點可靠性中,焊盤長度所起的作用比焊盤寬度更為重要,焊點的可靠性主要取決于長度而不是寬度.其尺寸的選擇,要有利于焊料融入時能夠形成良好的彎月輪廓,還要避免焊料產生僑連現象,以及兼顧元件的物理尺寸偏差,從而增加焊點的附著國,提高焊接的可靠性.
(2) 焊盤寬度
對于0805以上的電阻和電容元件,或引腳腳間距在1.27mm以上的SO、SOJ封裝IC芯片而言,焊盤的寬度一般在元件引腳腳寬度的基礎上加睛個數量值,數值的范圍在0.1~0.25mm之間.而對于0.64mm(包括0.64mm)腳間距以下的IC芯片,焊盤寬度應等于引腳的寬度.對于細間距的QFP封裝的器件,有時焊盤寬度相對引腳來說還要适當減少(如在兩焊盤之間有引線穿過時).
(3) 過孔的處理
焊盤內不允許有過孔,以避免因焊料流失引起焊接不良.如過孔的確需要與焊盤相連,應晝可能用細線條加以互連,且過孔與焊盤邊緣之間的距離應大于1mm.
(4) 字符、圖形的要求
字符、圖形等標志符號不得印在焊盤上,以避免引起焊接不良.
(5) 焊盤間線條要求
應晝可能避免在細間距元件焊盤之間穿越連線,的確需要在焊盤之間穿越連線的應用阻焊膜對其加以可靠的遮蔽.
(6) 焊盤對稱性的要求
對于同一個元器件,凡是對稱使用的焊盤,如QFP、SOIC封裝等,設計時應嚴格保証其全面的對稱.即焊盤圖形的形狀、尺寸完全一致,以保証焊料熔融時作用于元器件上所有的焊點的表面張力保持平衡,以利于形成理想的優質焊點,保主不產生位移.
3. 布線中柵格系統的作用
在CAD系統中,顯示柵格只是為了方便起指示作用,而設計柵格決定了布線時走線的步進大小和導線之間的間距.設計柵格過密,通路雖然有所增加,但步進太小,圖象的數據過大,這必然對設備的存儲空間和計算機的運行速度等有更高的要求,而有些通路是無效的如被元件引腳之間距離為0.1in(1in≈2.54cm),所以設計柵格系統的柵格大小一般就定為0.1in或小于0.1in的某個數的倍數,如0.05in、0.025in、0.02in等.
4. 電源、地線的處理
電源、地線的處理在PCB設計中起到一個非常關鍵的作用.即使在整個PCB板中的布線完成得比較好,如果電源、地線的布線考慮不周到,也會使產品性能下降,有時甚至影響到產品的成功率.所以對電源 、地線的布線要認真對待,把電源、地線所產生影響噪聲降到最低限度,以提高PCB板的質量.
(1) 電源、地線的一般處理方法
對于每個從事電子產呂設計的工程人來說,都需要明白地線與電源線之間的噪聲產生的原因,現只對降噪、抑制噪聲做簡單的介紹.
降低、抑制噪聲的一般手段是在電源、地線之間加上去耦電容.
晝量加寬電源、地線寬度,最好是地線比電源線寬,它們的關系是:地線寬度>電源線寬度>信號線寬度,通常信號線寬度為0.2~0.3mm最細寬度可達0.05~0.07mm,電源線寬為1.2~2.5mm.對數字電路的PCB可用寬的地線組成一回路,即构成一個地網來使用(模擬電路的地不能這樣使用),用大面積銅層做地線用,在印制電路板上把沒有被用上的地方都與地線連接上,作為地線用﹔或是做成我層板,地線、電源線各占一層.
(2) 數字電路與模擬電路共地的處理
現有許多PCB不再是單一性質的電路,而是數字電路和模擬電路混合构成的.因此在布線時就需要考慮它們之間的相互干擾的問題,特別是地線上的噪聲干擾.
數字電路的工作頻率高,模擬電路的靈敏度強.對信號線來說,高頻的信號應晝可能遠離敏感的模擬電路器件.對地線來說,整個PCB板對外界只有一個接點,所以必須在PCB板內部處理數/模共地的問題﹔而在板內部數字地和模擬地實際上是分開的,它們之間互不相連,只是在PCB與外界連接的接口處,數字地與模擬地有一點短接.
(3) 在電源(或地)層上布信號線
在多層印制電路板布線時,由于在信號線層沒布完的線已經剩下不多,再多加几層就會造成浪費,也會給生產增加一定的工作量,PCB板的成本也相應增加.為了解決這個矛盾,可以考慮在電源(或地)層上進行布線.首先應考慮用電源層,其次是地層,因為最好是保留地層的完整性.
(4) 元器件引腳在大面積鋪銅中的連接
對于大面積的(接地或電源)鋪銅會碰到元器件的引腳與其相連接的情況,這時對引腳焊盤的處理需要進行綜合的考慮.就電氣性能而言,元件引腳的焊盤與銅面滿接為好,但對元件的焊接裝配存在一些不良隱患,如焊接需要在功率加熱器、容易造成虛焊點等.所以兼顧電氣性能與工藝需要,做成十字花焊盤,稱為熱隔離,俗稱熱焊盤,這可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少.
5. 信號走線
在PCB設計中,設計者要區分PCB板中各信號線的性質,明確每一網絡在PCB設計中所起的作用,按其不同的類別有區別地進行布線.
6. 註意事項
(1) 旁路電容到相應IC的走線寬>25mil,並晝量避免使用過孔.
(2) 所有信號走線遠離晶振電路.
(3) 清除地線環路,以防意外電流回饋影響電源.
(4) 輸入端與輸出端的走線應避免相鄰平行,以免產生反射干擾,必要時應加地線隔離.兩相鄰的布線要互相垂直,如果平行容易產生寄生耦合.
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注:以上内容均来自网上资料,不是很系统,但是对有些问题的分析还比较具体.
由于是文档格式,所以缺图和表格.另外,可能有小部分内容重复.
高速PCB设计指南之一
第一篇 PCB布线
在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的, 在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大.PCB布线有单面布线、 双面布线及多层布线.布线的方式也有两种:自动布线及交互式布线,在自动布线之前, 可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行, 以免产生反射干扰.必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦合.
自动布线的布通率,依赖于良好的布局,布线规则可以预先设定, 包括走线的弯曲次数、导通孔的数目、步进的数目等.一般先进行探索式布经线,快速地把短线连通, 然后进行迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线. 并试着重新再布线,以改进总体效果.
对目前高密度的PCB设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用, 还省出许多布线通道使布线过程完成得更加方便,更加流畅,更为完善,PCB 板的设计过程是一个复杂而又简单的过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会, 才能得到其中的真谛.
1 电源、地线的处理
既使在整个PCB板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰,会使产品的性能下降,有时甚至影响到产品的成功率.所以对电、 地线的布线要认真对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量.
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因, 现只对降低式抑制噪音作以表述:
(1)、众所周知的是在电源、地线之间加上去耦电容.
(2)、尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)
(3)、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用.或是做成多层板,电源,地线各占用一层.
2 数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构成的.因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰.
数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在PCB与外界连接的接口处(如插头等).数字地与模拟地有一点短接,请注意,只有一个连接点.也有在PCB上不共地的,这由系统设计来决定.
3 信号线布在电(地)层上
在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线.首先应考虑用电源层,其次才是地层.因为最好是保留地层的完整性.
4 大面积导体中连接腿的处理
在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器.②容易造成虚焊点.所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少.多层板的接电(地)层腿的处理相同.
5 布线中网络系统的作用
在许多CAD系统中,布线是依据网络系统决定的.网格过密,通路虽然有所增加,但步进太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子产品的运算速度有极大的影响.而有些通路是无效的,如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等.网格过疏,通路太少对布通率的影响极大.所以要有一个疏密合理的网格系统来支持布线的进行.
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等.
6 设计规则检查(DRC)
布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:
(1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求.
(2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB中是否还有能让地线加宽的地方.
(3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开.
(4)、模拟电路和数字电路部分,是否有各自独立的地线.
(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路.
(6)对一些不理想的线形进行修改.
(7)、在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量.
(8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路.
第二篇 PCB布局
在设计中,布局是一个重要的环节.布局结果的好坏将直接影响布线的效果,因此可以这样认为,合理的布局是PCB设计成功的第一步.
布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进行交换,使其成为便于布线的最佳布局.在布局完成后,还可对设计文件及有关信息进行返回标注于原理图,使得PCB板中的有关信息与原理图相一致,以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验证.
--考虑整体美观
一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的.
在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉.
--布局的检查
印制板尺寸是否与加工图纸尺寸相符?能否符合PCB制造工艺要求?有无定位标记?
元件在二维、三维空间上有无冲突?
元件布局是否疏密有序,排列整齐?是否全部布完?
需经常更换的元件能否方便的更换?插件板插入设备是否方便?
热敏元件与发热元件之间是否有适当的距离?
调整可调元件是否方便?
在需要散热的地方,装了散热器没有?空气流是否通畅?
信号流程是否顺畅且互连最短?
插头、插座等与机械设计是否矛盾?
线路的干扰问题是否有所考虑?
第三篇 高速PCB设计
(一)、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ.目前约50% 的设计的时钟频率超过50MHz,将近20% 的设计主频超过120MHz.
当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作.因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段.只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性.
(二)、什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路.
实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果.因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应.
信号的传递发生在信号状态改变的瞬间,如上升或下降时间.信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端.反之,反射信号将在信号改变状态之后到达驱动端.如果反射信号很强,叠加的波形就有可能会改变逻辑状态.
(三)、高速信号的确定
上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定.下图为信号上升时间和允许的布线长度(延时)的对应关系.
PCB 板上每单位英寸的延时为 0.167ns..但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大.通常高速逻辑器件的信号上升时间大约为0.2ns.如果板上有GaAs芯片,则最大布线长度为7.62mm.
设Tr 为信号上升时间, Tpd 为信号线传播延时.如果Tr≥4Tpd,信号落在安全区域.如果2Tpd≥Tr≥4Tpd,信号落在不确定区域.如果Tr≤2Tpd,信号落在问题区域.对于落在不确定区域及问题区域的信号,应该使用高速布线方法.
(四)、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构.串联电阻的典型值0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高.将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo.线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小.如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来.随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定.这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到.
(五)、传输线效应
基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应.
· 反射信号Reflected signals
· 延时和时序错误Delay & Timing errors
· 多次跨越逻辑电平门限错误False Switching
· 过冲与下冲Overshoot/Undershoot
· 串扰Induced Noise (or crosstalk)
· 电磁辐射EMI radiation
5.1 反射信号
如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真.当失真变形非常显著时可导致多种错误,引起设计失败.同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败.如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败.
反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配.
5.2 延时和时序错误
信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变.过多的信号延时可能导致时序错误和器件功能的混乱.
通常在有多个接收端时会出现问题.电路设计师必须确定最坏情况下的时间延时以确保设计的正确性.信号延时产生的原因:驱动过载,走线过长.
5.3 多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误.多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱.反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配.
5.4 过冲与下冲
过冲与下冲来源于走线过长或者信号变化太快两方面的原因.虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件.
5.5 串扰
串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰.
信号线距离地线越近,线间距越大,产生的串扰信号越小.异步信号和时钟信号更容易产生串扰.因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号.
5.6 电磁辐射
EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面.EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作.它产生的主要原因是电路工作频率太高以及布局布线不合理.目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性.最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制.
(六)、避免传输线效应的方法
针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法.
6.1 严格控制关键网线的走线长度
如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题.现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题.解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸.工作频率在50MHz布线长度应不大于1.5英寸.如果工作频率达到或超过75MHz布线长度应在1英寸.对于GaAs芯片最大的布线长度应为0.3英寸.如果超过这个标准,就存在传输线的问题.
6.2 合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构.走线的拓扑结构是指一根网线的布线顺序及布线结构.当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲.通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布.
对于菊花链布线,布线从驱动端开始,依次到达各接收端.如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端.在控制走线的高次谐波干扰方面,菊花链走线效果最好.但这种走线方式布通率最低,不容易100%布通.实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.
例如,高速TTL电路中的分支端长度应小于1.5英寸.这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结.但是这种走线结构使得在不同的信号接收端信号的接收是不同步的.
星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难.采用自动布线器是完成星型布线的最好的方法.每条分支上都需要终端电阻.终端电阻的阻值应和连线的特征阻抗相匹配.这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值.
在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端.第一种选择是RC匹配终端.RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况.这种方式最适合于对时钟线信号进行匹配处理.其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度.
串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输.这种方式用于时间延迟影响不大的总线驱动电路. 串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度.
最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近.其优点是不会拉低信号,并且可以很好的避免噪声.典型的用于TTL输入信号(ACT, HCT, FAST).
此外,对于终端匹配电阻的封装型式和安装型式也必须考虑.通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选.如果选择普通直插电阻也有两种安装方式可选:垂直方式和水平方式.
垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中.但较长的垂直安装会增加电阻的电感.水平安装方式因安装较低有更低的电感.但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹配失效,成为潜在的失败因素.
6.3 抑止电磁干扰的方法
很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC).其中非常重要的是保证PCB板有很好的接地.对复杂的设计采用一个信号层配一个地线层是十分有效的方法.此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现.表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低 PCB的体积.PCB 面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性.
6.4 其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容.这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射.
当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好.这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小.
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲.
如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路.
走线构成一个不穿过同一网线或其它走线的环路的情况称为开环.如果环路穿过同一网线其它走线则构成闭环.两种情况都会形成天线效应(线天线和环形天线).天线对外产生EMI辐射,同时自身也是敏感电路.闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比.
结束语
高速电路设计是一个非常复杂的设计过程,ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题.本文所阐述的方法就是专门针对解决这些高速电路设计问题的.此外,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立.如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应.因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度.高速PCB设计手段的采用构成了设计过程的可控性,只有可控的,才是可靠的,也才能是成功的!
高速PCB设计指南之二
第一篇 高密度(HD)电路的设计
本文介绍,许多人把芯片规模的BGA封装看作是由便携式电子产品所需的空间限制的一个可行的解决方案,它同时满足这些产品更高功能与性能的要求.为便携式产品的高密度电路设计应该为装配工艺着想.
当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的.为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本.电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求.当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板.可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力.这些公司认识到便携式电子产品对更小封装的目前趋势.单是通信与个人计算产品工业就足以领导全球的市场.
高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂.物理因素也包括安装工艺的复杂性与最终产品的可靠性.进一步的财政决定必须考虑产品将如何制造和装配设备效率.较脆弱的引脚元件,如0．50与0．40mm0．020″与0．016″引脚间距的SQFPshrink quad flat pack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战.最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状.
在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型.可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义.不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标准.虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制.生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关.
1、焊盘的要求
国际电子技术委员会IEC International Eletrotechnical Commission的61188标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要.这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法:
1)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料.这些焊盘形状局限于一个特定的元件,有一个标识焊盘形状的编号.
2)．一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别.
该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况.除非另外标明,这个标准将所有三中“希望目标”标记为一级、二级或三级.
一级:最大 - 用于低密度产品应用,“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件.为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口.
二级:中等 - 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状.与IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件.
三级:最小 - 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状.最小焊盘几何形状的选择可能不适合于所有的产品.在采用最小的焊盘形状之前,使用这应该考虑产品的限制条件,基于表格中所示的条件进行试验.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该接纳元件公差和工艺变量.虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电子产品和其它独特的高密度应用.
国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类型的焊盘几何形状的信息.这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工.
图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级).
图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.6 0.4 0.2
脚跟-焊盘突出 0.0 0.0 0.0
侧面-焊盘突出 0.1 0.0 0.0
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表一、矩形与方形端的元件
(陶瓷电容与电阻) (单位:mm)
焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和.如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二).
图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.8 0.5 0.2
脚跟-焊盘突出 0.5 0.35 0.2
侧面-焊盘突出 0.05 0.05 0.03
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表二、平带L形与翅形引脚
(大于0.625mm的间距) (单位:mm)
如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元素可以改变到新的所希望的尺寸条件.这包括元件、板或贴装精度的扩散,以及最小的焊接点或焊盘突出的期望(表3,4,5和6).
用于焊盘的轮廓公差方法的方式与元件的类似.所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形.单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区域.为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的.
在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸.当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点.这些极限允许判断焊盘通过/不通过的条件.
假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生.为密间距fine pitch开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元件封装特征上允许最大与最小或至少的材料条件.
表三、J形引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.2 0.2
脚跟-焊盘突出 0.8 0.6 0.4
侧面-焊盘突出 0.1 0.05 0.0
开井余量 1.5 0.8 0.2
圆整因素 最近0.5 最近0.05 最近0.05
表四、圆柱形端子(MELF) (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 1.0 0.4 0.2
脚跟-焊盘突出 0.2 0.1 0.0
侧面-焊盘突出 0.2 0.1 0.0
开井余量 0.2 0.25 0.25
圆整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.1 0
脚跟-焊盘突出 0.2 0.1 0
侧面-焊盘突出 0.2 0.1 0
开井余量 0.25 0.1 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表六、内向L形带状引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.1 0.1 0.0
脚跟-焊盘突出 1.0 0.5 0.2
侧面-焊盘突出 0.1 0.1 0.1
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
2、BGA与CAP
BGA封装已经发展到满足现在的焊接安装技术.塑料与陶瓷BGA元件具有相对广泛的接触间距(1．50,1．27和1．00mm),而相对而言,芯片规模的BGA栅格间距为0．50,0．60和0．80mm.BGA与密间距BGA元件两者相对于密间距引脚框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输入/输出(I/O)要求.当为BGA元件建立接触点布局和引线排列时,封装开发者必须考虑芯片设计以及芯片块的尺寸和形状.在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下.芯片模块“面朝上”的结构通常是当供应商正在使用COB(chip-on-board)(内插器)技术时才采用的.
元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义.每一个制造商都将企图将其特殊的结构胜任用户所定义的应用.例如消费产品可能有一个相对良好的工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下.取决于制造BGA所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术.因为芯片安装结构是刚性材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵.
在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1．27mm.该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构造.JEDEC MO-151定义各种塑料封装的BGA.方形轮廓覆盖的尺寸从7．0-50．0,三种接触点间隔 - 1．50,1．27和1．00mm.
球接触点可以单一的形式分布,行与列排列有双数或单数.虽然排列必须保持对整个封装外形的对称,但是各元件制造商允许在某区域内减少接触点的位置.
3、芯片规模的BGA变量
针对“密间距”和“真正芯片大小”的IC封装,最近开发的JEDEC BGA指引提出许多物理属性,并为封装供应商提供“变量”形式的灵活性.JEDEC JC-11批准的第一份对密间距元件类别的文件是注册外形MO-195,具有基本0．50mm间距接触点排列的统一方形封装系列.
封装尺寸范围从4．0-21．0mm,总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为1．20mm.下面的例子代表为将来的标准考虑的一些其它变量.
球间距与球尺寸将也会影响电路布线效率.许多公司已经选择对较低I/O数的CSP不采用0．50mm间距.较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术的需求.
0．50mm的接触点排列间隔是JEDEC推荐最小的.接触点直径规定为0．30mm,公差范围为最小0．25、最大0．35mm.可是大多数采用0．50mm间距的BGA应用将依靠电路的次表面布线.直径上小至0．25mm的焊盘之间的间隔宽度只够连接一根0．08mm(0．003″)宽度的电路.将许多多余的电源和接地触点分布到矩阵的周围,这样将提供对排列矩阵的有限渗透.这些较高I/O数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术.
4、考虑封装技术
元件的环境与电气性能可能是与封装尺寸一样重要的问题.用于高密度、高I/O应用的封装技术首先必须满足环境标准.例如,那些使用刚性内插器(interposer)结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形.元件四周的引线接合座之间的互连必须流向内面.μBGA* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力.
μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连.依顺材料的独特结合使元件能够忍受极端恶劣的环境.这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应用.
超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装.定义为“面朝下”的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和PCB表面的位置.这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠性.μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB结构的温度膨胀系统的较大差别.
5、安装座计划
推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间隔和尺寸的变化.焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正常直径小10%.在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第14．0节或制造商的规格.
有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示.
图三、BGA的焊盘可以通过化学腐蚀的图案来界定,
无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定)
铜定义焊盘图形 - 通过腐蚀的铜界定焊盘图形.阻焊间隔应该最小离腐蚀的铜焊盘0．075mm.对要求间隔小于所推荐值的应用,咨询印制板供应商.
阻焊定义焊盘图形 - 如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆盖.
BGA元件上的焊盘间隔活间距是“基本的”,因此是不累积的;可是,贴装精度和PCB制造公差必须考虑.如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的.虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元件将依靠电镀旁路孔来将电路走到次表面层.表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径.
表七、 BGA元件安装的焊盘图形
接触点间距
(基本的) 标准球直径 焊盘直径 (mm)
最小 名义 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
有些公司企图为所有密间距的BGA应用维持一个不变的接触点直径.可是,因为一些0．65与0．80mm接触点间距的元件制造商允许随意的球与接触点直径的变化,设计者应该在制定焊盘直径之前参考专门的供应商规格.较大的球与焊盘的直径可能限制较高I/O元件的电路布线.一些BGA元件类型的焊盘几何形状可能不允许宽度足够容纳不止一条或两条电路的间隔.例如,0．50mm间距的BGA将不允许甚至一条大于0．002″或0．003″的电路.那些采用密间距BGA封装变量的可能发现焊盘中的旁路孔(微型旁路孔)更加实际,特别如果元件密度高,必须减少电路布线.
6、装配工艺效率所要求的特征
为了采纳对密间距表面贴装元件(SMD)的模板的精确定位,要求一些视觉或摄像机帮助的对中方法.全局定位基准点是用于准确的锡膏印刷的模板定位和在精确的SMD贴装中作为参考点.模板印刷机的摄相机系统自动将板对准模板,达到准确的锡膏转移.
对于那些使用模板到电路板的自动视觉对中的系统,电路板的设计者必须在焊盘层的设计文件中提供至少两个全局基准点(图四).在组合板的每一个装配单元内也必须提供局部基准点目标,以帮助自动元件贴装.另外,对于每一个密间距QFP、TSOP和高I/O密间距BGA元件,通常提供一或两个目标.
在所有位置推荐使用一个基准点的尺寸.虽然形状和尺寸可以对不同的应用分别对待,但是大多数设备制造商都认同1．0mm(0．040″)直径的实心点.该点必须没有阻焊层,以保证摄相机可以快速识别.除了基准点目标外,电路板必须包含一些定位孔,用于二次装配有关的操作.组合板应该提供两或三个定位孔,每个电路板报单元提供至少两个定位孔.通常,装配专家规定尺寸(0．65mm是常见的),应该指定无电镀孔.
至于在锡膏印刷模板夹具上提供的基准点,一些系统检测模板的定面,而另一些则检测底面.模板上的全局基准点只是半腐蚀在模板的表面,用黑树脂颜料填充.
7、指定表面最终涂层
为元件的安装选择专门类型的表面最终涂镀方法可以提高装配工艺的效率,但是也可能影响PCB的制造成本.在铜箔上电镀锡或锡/铅合金作为抗腐蚀层是非常常见的制造方法.选择性地去掉铜箔的减去法化学腐蚀继续在PCB工业广泛使用.因为锡/铅导线当暴露在195°C温度以上时变成液体,所以大多数使用回流焊接技术的表面贴装板都指定裸铜上的阻焊层(SMOBC,soldermask over bare copper)来保持阻焊材料下一个平坦均匀的表面.当处理SMOBC板时,锡或锡/铅是化学剥离的,只留下铜导体和没有电镀的元件安装座.铜导体用环氧树脂或聚合物阻焊层涂盖,以防止对焊接有关工艺的暴露.虽然电路导线有阻焊层覆盖,设计者还必须为那些不被阻焊层覆盖的部分元件安装座指定表面涂层.下面的例子是广泛使用在制造工业的合金电镀典型方法.
通常要求预处理安装座的应用是超密间距QFP元件.例如,TAB(table automated bond)元件可能具有小于0．25mm的引脚间距.通过在这些座上提供700-800μ″的锡/铅合金,装配专家可以上少量的助焊剂、贴装零件和使用加热棒、热风、激光或软束线光源来回流焊接该元件.在特殊的安装座上选择性地电镀或保留锡/铅合金将适用于超密间距TAB封装的回流焊接.
使用热风均匀法,锡/铅在上阻焊层之后涂镀在电路板上.该工艺是,电镀的板经过清洗、上助焊剂和浸入熔化的焊锡中,当合金还是液体状态的时候,多余的材料被吹离表面,留下合金覆盖的表面.热风焊锡均匀HASL(hot air solder leveling)电镀工艺广泛使用,一般适合于回流焊接装配工艺;可是,焊锡量与平整度的不一致可能不适合于使用密间距元件的电路板.
密间距的SQFP、TSOP和BGA元件要求非常均匀和平整的表面涂层.作为控制在密间距元件的安装座上均匀锡膏量的方法,表面必须尽可能地平整.为了保证平整度,许多公司在铜箔上使用镍合金,接着一层很薄的金合金涂层,来去掉氧化物.
在阻焊涂层工艺之后,在暴露的裸铜上使用无电镀镍/金.用这个工艺,制造商通常将使用锡/铅电镀图案作为抗腐蚀层,在腐蚀之后剥离锡/铅合金,但是不是对暴露的安装座和孔施用焊锡合金,而是电路板浸镀镍/金合金.
按照IPC-2221标准《印制板设计的通用标准》,推荐的无电镀镍厚度是2．5-5．0μm(至少1．3μm),而推荐的浸金厚度为0．08-0．23μm.
有关金的合金与焊接工艺的一句话忠告:如果金涂层厚度超过0．8μm(3μ″),那么金对锡/铅比率可能引起最终焊接点的脆弱.脆弱将造成温度循环中的过分开裂或装配后的板可能暴露到的其它物理应力.
8、合金电镀替代方案
在上阻焊层之后给板增加焊锡合金是有成本代价的,并且给基板遭受极大的应力条件.例如用锡/铅涂层,板插入熔化的焊锡中,然后抽出和用强风将多余的锡/铅材料去掉.温度冲击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷. Ni/Au涂镀,虽然应力较小,但不是所有电路板制造商都有的一种技术.作为对电镀的另一种选择,许多公司已经找到成功的、有经济优势的和平整的安装表面的方法,这就是有机保护层或在裸铜上与上助焊剂涂层.
作为阻止裸铜安装座和旁通孔/测试焊盘上氧化增长的一个方法,将一种特殊的保护剂或阻化剂涂层应用到板上.诸如苯并三唑(Benzotriazole)和咪唑(Imidazole)这些有机/氮涂层材料被用来取代上面所描述的合金表面涂层,可从几个渠道购买到,不同的商标名称.在北美洲,广泛使用的一种产品是ENTEK PLUS CU-106A.这种涂层适合于大多数有机助焊焊接材料,在对装配工艺中经常遇到的三、四次高温暴露之后仍有保护特征.多次暴露的能力是重要的.当SMD要焊接到装配的主面和第二面的时候,会发生两次对回流焊接温度的暴露.混合技术典型的多次装配步骤也可能包括对波峰焊接或其它焊接工艺的暴露.
9、一般成本考虑
与PCB电镀或涂镀有关的成本不总是详细界定的.一些供应商感觉方法之间的成本差别占总的单位成本中的很小部分,所以界不界定是不重要的.其他的可能对不是其能力之内的成本有一个额外的费用,因为板必须送出去最后加工.例如,在加州的一家公司将板发送给在德州的一家公司进行Ni/Au电镀.这个额外处理的费用可能没有清晰地界定为对客户的一个额外开支;可是,总的板成本受到影响.
每一个电镀和涂镀工艺都有其优点与缺点.设计者与制造工程师必须通过试验或工艺效率评估仔细地权衡每一个因素.在指定PCB制造是必须考虑的问题都有经济以及工艺上的平衡.对于细导线、高元件密度或密间距技术与μBGA,平整的外形是必须的.焊盘表面涂层可以是电镀的或涂敷的,但必须考虑装配工艺与经济性.
在所有涂敷和电镀的选择中,Ni/Au是最万能的(只要金的厚度低于5μ″).电镀工艺比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它电路特征的铜上面、和抗污染.虽然表面涂层特性之间的平衡将影响最终选择,但是可行性与总的PCB成本最可能决定最后的选择.在北美,HASL工艺传统上主宰PCB工业,但是表面的均匀性难于控制.对于密间距元件的焊接,一个受控的装配工艺取决于一个平整均匀的安装座.密间距元件包括TSOP、SQFP和μBGA元件族.如果密间距元件在装配中不使用,使用HASL工艺是可行的选择.
10、阻焊层(sldermask)要求
阻焊层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的,PCB设计者应该尽量减小焊盘特征周围的间隔或空气间隙.虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征,但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑.虽然在四边的QFP上不分区的阻焊层开口或窗口可能是可接受的,但是控制元件引脚之间的锡桥可能更加困难.对于BGA的阻焊层,许多公司提供一种阻焊层,它不接触焊盘,但是覆盖焊盘之间的任何特征,以防止锡桥.多数表面贴装的PCB以阻焊层覆盖,但是阻焊层的涂敷,如果厚度大于0．04mm(0．0015″),可能影响锡膏的应用.表面贴装PCB,特别是那些使用密间距元件的,都要求一种低轮廓感光阻焊层.阻焊材料必须通过液体湿工艺或者干薄膜叠层来使用.干薄膜阻焊材料是以0．07-0．10mm(0．003-0．004″)厚度供应的,可适合于一些表面贴装产品,但是这种材料不推荐用于密间距应用.很少公司提供薄到可以满足密间距标准的干薄膜,但是有几家公司可以提供液体感光阻焊材料.通常,阻焊的开口应该比焊盘大0．15mm(0．006″).这允许在焊盘所有边上0．07mm(0．003″)的间隙.低轮廓的液体感光阻焊材料是经济的,通常指定用于表面贴装应用,提供精确的特征尺寸和间隙.
结论
密间距(fine-pitch)、BGA和CSP的装配工艺可以调整到满足可接受的效率水平,但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦.虽然使用小型的密间距元件提供布局的灵活性,但是将很复杂的多层基板报上的元件推得更近,可能牺牲可测试性和修理.BGA元件的使用已经提供较高的装配工艺合格率和更多的布局灵活性,提供较紧密的元件间隔与较短的元件之间的电路.一些公司正企图将几个电路功能集成到一两个多芯片的BGA元件中来释放面积的限制.用户化的或专用的IC可以缓解PCB的栅格限制,但是较高的I/O数与较密的引脚间距一般都会迫使设计者使用更多的电路层,因此增加PCB制造的复杂性与成本.
芯片规模的BGA封装被许多人看作是新一代手持与便携式电子产品空间限制的可行答案.许多公司也正在期待改进的功能以及更高的性能.当为这些元件选择最有效的接触点间距时,必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这些元件时的实际限制.虽然密间距的芯片规模(chip scale)与芯片大小的元件被看作是新出现的技术,但是主要的元件供应商和几家主要的电子产品制造商已经采用了一两种CSP的变化类型.在较小封装概念中的这种迅速增长是必须的,它满足产品开发商对减小产品尺寸、增加功能并且提高性能的需求.
第二篇 抗干扰3(部分)
3 提高敏感器件的抗干扰性能
提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声
的拾取,以及从不正常状态尽快恢复的方法.
提高敏感器件抗干扰性能的常用措施如下:
(1)布线时尽量减少回路环的面积,以降低感应噪声.
(2)布线时,电源线和地线要尽量粗.除减小压降外,更重要的是降低耦
合噪声.
(3)对于单片机闲置的I/O口,不要悬空,要接地或接电源.其它IC的闲置
端在不改变系统逻辑的情况下接地或接电源.
(4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,
X25043,X25045等,可大幅度提高整个电路的抗干扰性能.
(5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字
电路.
(6)IC器件尽量直接焊在电路板上,少用IC座.
第三篇 印制电路板的可靠性设计-去耦电容配置
在直流电源回路中,负载的变化会引起电源噪声.例如在数字电路中,当电路从一个状态转换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压.配置去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法,配置原则如下:
●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以上的电解电容器的抗干扰效果会更好.
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器.如遇到印制电路板空间小而装不下时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下).
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线(Vcc)和地线(GND)间直接接入去耦电容.
●去耦电容的引线不能过长,特别是高频旁路电容不能带引线.
第四篇 电磁兼容性和PCB设计约束(缺具体数据)
PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
(一)、PCB材料的选择
通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线.当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰(见《电子工程专辑》2000年第1期"应用指南").
设计之前,可根据下列条件选择最经济的PCB形式:
对EMC的要求
·印制板的密集程度
·组装与生产的能力
·CAD系统能力
·设计成本
·PCB的数量
·电磁屏蔽的成本
当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒.
为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术.根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所示.
信号电流由电路输出级的对称性决定.对MOS而言IOL=IOH,而对TTL而言IOL>IOH.
功能/逻辑类型 ZO(Ω)
电源(典型值) <<10
ECL逻辑 50
TTL逻辑 100
HC(T)逻辑 200
表1:几种信号路径的传输线阻抗ZO.
逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示.
图1:显示三种特定传输线的(数字)IC之间典型互联图
图2:IC去耦电路.
图3:正确的去耦电路块
表2:去耦电容Cdec..的推荐值.
逻辑电路噪声容限
(二)、信号线路及其信号回路
传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并降低环路感应电压的磁化系数.
一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感应从1μH/m降到0.4-0.5μ H/m.
这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路.
对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线来表示,如图1所示,其中阻抗可从表1得到.
TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将传输线定义在Vcc和S之间,而不是VEE和S之间.通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流.
在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下,铁氧体只会对电缆的外部参数有影响.
因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂的厚度).布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用).如果传输线导体间耦合不够,可采用铁氧体磁环.
(三)、IC的去耦
通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振.在大于谐振频率时,电容表现得象个电感,这就意味着di/dt受到了限制.电容的值由IC管脚间允许的电源电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:
I=c·dV/dt
表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加的去耦电容Cdec.的推荐值.
图4:PCB上环路的辐射
对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的),电容的值可能不再有用.这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容(100-100Pf),与"LF-"去耦电容并联.陶瓷电容的谐振频率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑电路中电压的上升时间.
如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送信号的线路和电源线路间的互耦来决定.
在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电路,这种谐振只可以发生在低频(<1MHz＝或谐振电路的Q值较低(<2＝的情况下.
通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中,可使谐振频率保持在1MHz以下,如果射频损耗太低可通过并联或串联电阻来补偿(图2).
扼流线圈应该总是采用封闭的内芯,否则它会成为一个射频发射器或磁场铁感应器.
例如:1MHz*1μHz Z1=6.28Ω Rs=3.14Ω Q<2 Rp=12.56Ω
大于谐振频率时,"传输线"的特征阻抗Z0(此时将IC的阻抗看作电源负载)等于:Z0 =(Ltrace/Cdecoupling)的平方根
去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响,比如采用了一个1μH扼流线圈的情况.但它仍然会决定IC电源管脚间的电压波动,表3给出了电源信噪容限为25%时,推荐的最大电感值Ltrace.根据图2所建议的去耦方法,两个IC间的传输线数量从3条减少到了1条(见图3).
因此,对每个IC采用适当的去耦方法:Lchoke+Cdec.电路块间就只需定义一条传输线.
对于τr<3ns的高速逻辑电路,与去耦电容串联的全部电感必须要很低(见表3).与电源管脚串联的50mm印制线路相当于一个50hH电感,与输出端的负载(典型值为50pF)一起决定了最小上升时间为3.2ns.如要求更快的上升时间,就必须缩短去耦电容的引脚.长度(最好无引脚)并缩短IC封装的引脚,例如可以用IC去耦电容,或最好采用将(电源)管脚在中间的IC与很小的3E间距(DIL)无引脚陶瓷电容相结合等方法来达到这一目的,也可以用带电源层和接地层的多层电路板.另外采用电源管脚在中间的SO封装还可得到进一步的改善.但是,使用快速逻辑电路时,应采用多层电路板.
(四)、根据辐射决定环路面积
无终点传输线的反射情况决定了线路的最大长度.由于对产品的EM辐射有强制性要求,因此环路区域的面积和线路长度都受到限制,如果采用非屏蔽外壳,这种限制将直接由PCB来实现.
注意:如果在异步逻辑电路设计中采用串联端接负载,必须要注意会出现准稳性,特别是对称逻辑输入电路无法确定输入信号是高还是低,而且可能会导致非定义输出情况.
图3:正确的去耦电路块.
对于频域中的逻辑信号,频谱的电流幅度在超出逻辑信号带宽(=1/π.τr)的频率上与频率的平方成反比.用角频率表示,环路的辐射阻抗仍随频率平方成正比.因而可计算出最大的环路面积,它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定.电流波形由电压波形决定,电流半宽时间约等于电压的上升时间.
电流幅度可用角频率(=1/π.τr)表示为: I(f)=2.I. τr/T
其中: I=为时域电流幅度;T=为时钟速率的倒数,即周期;
τr为电压的上升时间,约等于电流半宽时间τH.
从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积,表5给出了相应的环路面积.最大环路面积由时钟速率、逻辑电路类型(=输出电流)和PCB上同时存在的开关环路数量n决定.
如果所用的时钟速率超过30MHz,就必须要采用多层电路板,在这种情况下,环氧树脂的厚度与层数有关,在60至300μm之间.只有当PCB上的高速时钟信号的数量有限时,通过采用层到层的线路进行仔细布线,也可在双层板上得到可以接受的结果.
注意:在这种情况下,如采用普通DIL封装,则会超过环路面积的限制,一定要有另外的屏蔽措施和适当的滤波.
所有连接到其它面板及部件的连接头必须尽可能相互靠近放置,这样在电缆中传导的共模电流就不会流入PCB电路中的线路,另外,PCB上参考点间的电压降也无法激励(天线)电缆.
为避免这种共模影响,必须使靠近接头的参考地和PCB上电路的接地层、接地网格或电路参考地隔开,如果可能,这些接地片应接到产品的金属外壳上.从这个接地片上,只有高阻器件如电感、电阻、簧片继电器和光耦合器可接在两个地之间.所有的接头要尽可能靠近放置,以防止外部电流流过PCB上的线路或参考地.
(五)、电缆及接头的正确选择
电缆的选择由流过电缆的信号幅度和频率成分决定.对于位于产品外部的电缆来说,如果传送10kHz以上时钟速率的数据信号,则一定要用到屏蔽(产品要求),屏蔽部分应在电缆的两端连接到地(金属外壳产品),这样能确保对电场和磁场都进行屏蔽.
如果用的是分开接地,则应连到"接头地"而不是"电路地".
如果时钟速率在10kHz到1MHz之间,并且逻辑电路的上升时间尽可能保持低,将可以得到80%以上的光覆盖或小于10Nh/m的转移阻抗.如果时钟速率超过1MHz时,就需要更好的屏蔽电缆.
通常,除同轴电缆外,电缆的屏蔽不应用作为信号回路.
通过在信号输入/输出和地/参考点之间串入无源滤波器以减少射频成分,可以不必采用高质量屏蔽和相应接头.好的屏蔽电缆应配备合适的连接头.
高速PCB设计指南之三
第一篇 改进电路设计规程提高可测试性
随着微型化程度不断提高,元件和布线技术也取得巨大发展,例如BGA外壳封装的高集成度的微型IC,以及导体之间的绝缘间距缩小到0.5mm,这些仅是其中的两个例子.电子元件的布线设计方式,对以后制作流程中的测试能否很好进行,影响越来越大.下面介绍几种重要规则及实用提示.
通过遵守一定的规程(DFT-Design for Testability,可测试的设计),可以大大减少生产测试的准备和实施费用.这些规程已经过多年发展,当然,若采用新的生产技术和元件技术,它们也要相应的扩展和适应.随着电子产品结构尺寸越来越小,目前出现了两个特别引人注目的问题:一是可接触的电路节点越来越少;二是像在线测试(In-Circuit-Test)这些方法的应用受到限制.为了解决这些问题,可以在电路布局上采取相应的措施,采用新的测试方法和采用创新性适配器解决方案.第二个问题的解决还涉及
由于是文档格式,所以缺图和表格.另外,可能有小部分内容重复.
高速PCB设计指南之一
第一篇 PCB布线
在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的, 在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大.PCB布线有单面布线、 双面布线及多层布线.布线的方式也有两种:自动布线及交互式布线,在自动布线之前, 可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行, 以免产生反射干扰.必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦合.
自动布线的布通率,依赖于良好的布局,布线规则可以预先设定, 包括走线的弯曲次数、导通孔的数目、步进的数目等.一般先进行探索式布经线,快速地把短线连通, 然后进行迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线. 并试着重新再布线,以改进总体效果.
对目前高密度的PCB设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用, 还省出许多布线通道使布线过程完成得更加方便,更加流畅,更为完善,PCB 板的设计过程是一个复杂而又简单的过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会, 才能得到其中的真谛.
1 电源、地线的处理
既使在整个PCB板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰,会使产品的性能下降,有时甚至影响到产品的成功率.所以对电、 地线的布线要认真对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量.
对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因, 现只对降低式抑制噪音作以表述:
(1)、众所周知的是在电源、地线之间加上去耦电容.
(2)、尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm
对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)
(3)、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用.或是做成多层板,电源,地线各占用一层.
2 数字电路与模拟电路的共地处理
现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构成的.因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰.
数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在PCB与外界连接的接口处(如插头等).数字地与模拟地有一点短接,请注意,只有一个连接点.也有在PCB上不共地的,这由系统设计来决定.
3 信号线布在电(地)层上
在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线.首先应考虑用电源层,其次才是地层.因为最好是保留地层的完整性.
4 大面积导体中连接腿的处理
在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器.②容易造成虚焊点.所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少.多层板的接电(地)层腿的处理相同.
5 布线中网络系统的作用
在许多CAD系统中,布线是依据网络系统决定的.网格过密,通路虽然有所增加,但步进太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子产品的运算速度有极大的影响.而有些通路是无效的,如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等.网格过疏,通路太少对布通率的影响极大.所以要有一个疏密合理的网格系统来支持布线的进行.
标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等.
6 设计规则检查(DRC)
布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:
(1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求.
(2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB中是否还有能让地线加宽的地方.
(3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开.
(4)、模拟电路和数字电路部分,是否有各自独立的地线.
(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路.
(6)对一些不理想的线形进行修改.
(7)、在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量.
(8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路.
第二篇 PCB布局
在设计中,布局是一个重要的环节.布局结果的好坏将直接影响布线的效果,因此可以这样认为,合理的布局是PCB设计成功的第一步.
布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进行交换,使其成为便于布线的最佳布局.在布局完成后,还可对设计文件及有关信息进行返回标注于原理图,使得PCB板中的有关信息与原理图相一致,以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验证.
--考虑整体美观
一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的.
在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉.
--布局的检查
印制板尺寸是否与加工图纸尺寸相符?能否符合PCB制造工艺要求?有无定位标记?
元件在二维、三维空间上有无冲突?
元件布局是否疏密有序,排列整齐?是否全部布完?
需经常更换的元件能否方便的更换?插件板插入设备是否方便?
热敏元件与发热元件之间是否有适当的距离?
调整可调元件是否方便?
在需要散热的地方,装了散热器没有?空气流是否通畅?
信号流程是否顺畅且互连最短?
插头、插座等与机械设计是否矛盾?
线路的干扰问题是否有所考虑?
第三篇 高速PCB设计
(一)、电子系统设计所面临的挑战
随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ.目前约50% 的设计的时钟频率超过50MHz,将近20% 的设计主频超过120MHz.
当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作.因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段.只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性.
(二)、什么是高速电路
通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路.
实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果.因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应.
信号的传递发生在信号状态改变的瞬间,如上升或下降时间.信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端.反之,反射信号将在信号改变状态之后到达驱动端.如果反射信号很强,叠加的波形就有可能会改变逻辑状态.
(三)、高速信号的确定
上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定.下图为信号上升时间和允许的布线长度(延时)的对应关系.
PCB 板上每单位英寸的延时为 0.167ns..但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大.通常高速逻辑器件的信号上升时间大约为0.2ns.如果板上有GaAs芯片,则最大布线长度为7.62mm.
设Tr 为信号上升时间, Tpd 为信号线传播延时.如果Tr≥4Tpd,信号落在安全区域.如果2Tpd≥Tr≥4Tpd,信号落在不确定区域.如果Tr≤2Tpd,信号落在问题区域.对于落在不确定区域及问题区域的信号,应该使用高速布线方法.
(四)、什么是传输线
PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构.串联电阻的典型值0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高.将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo.线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小.如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来.随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定.这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到.
(五)、传输线效应
基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应.
· 反射信号Reflected signals
· 延时和时序错误Delay & Timing errors
· 多次跨越逻辑电平门限错误False Switching
· 过冲与下冲Overshoot/Undershoot
· 串扰Induced Noise (or crosstalk)
· 电磁辐射EMI radiation
5.1 反射信号
如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真.当失真变形非常显著时可导致多种错误,引起设计失败.同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败.如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败.
反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配.
5.2 延时和时序错误
信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变.过多的信号延时可能导致时序错误和器件功能的混乱.
通常在有多个接收端时会出现问题.电路设计师必须确定最坏情况下的时间延时以确保设计的正确性.信号延时产生的原因:驱动过载,走线过长.
5.3 多次跨越逻辑电平门限错误
信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误.多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱.反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配.
5.4 过冲与下冲
过冲与下冲来源于走线过长或者信号变化太快两方面的原因.虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件.
5.5 串扰
串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰.
信号线距离地线越近,线间距越大,产生的串扰信号越小.异步信号和时钟信号更容易产生串扰.因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号.
5.6 电磁辐射
EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面.EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作.它产生的主要原因是电路工作频率太高以及布局布线不合理.目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性.最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制.
(六)、避免传输线效应的方法
针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法.
6.1 严格控制关键网线的走线长度
如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题.现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题.解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸.工作频率在50MHz布线长度应不大于1.5英寸.如果工作频率达到或超过75MHz布线长度应在1英寸.对于GaAs芯片最大的布线长度应为0.3英寸.如果超过这个标准,就存在传输线的问题.
6.2 合理规划走线的拓扑结构
解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构.走线的拓扑结构是指一根网线的布线顺序及布线结构.当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲.通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布.
对于菊花链布线,布线从驱动端开始,依次到达各接收端.如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端.在控制走线的高次谐波干扰方面,菊花链走线效果最好.但这种走线方式布通率最低,不容易100%布通.实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.
例如,高速TTL电路中的分支端长度应小于1.5英寸.这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结.但是这种走线结构使得在不同的信号接收端信号的接收是不同步的.
星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难.采用自动布线器是完成星型布线的最好的方法.每条分支上都需要终端电阻.终端电阻的阻值应和连线的特征阻抗相匹配.这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值.
在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端.第一种选择是RC匹配终端.RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况.这种方式最适合于对时钟线信号进行匹配处理.其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度.
串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输.这种方式用于时间延迟影响不大的总线驱动电路. 串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度.
最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近.其优点是不会拉低信号,并且可以很好的避免噪声.典型的用于TTL输入信号(ACT, HCT, FAST).
此外,对于终端匹配电阻的封装型式和安装型式也必须考虑.通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选.如果选择普通直插电阻也有两种安装方式可选:垂直方式和水平方式.
垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中.但较长的垂直安装会增加电阻的电感.水平安装方式因安装较低有更低的电感.但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹配失效,成为潜在的失败因素.
6.3 抑止电磁干扰的方法
很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC).其中非常重要的是保证PCB板有很好的接地.对复杂的设计采用一个信号层配一个地线层是十分有效的方法.此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现.表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低 PCB的体积.PCB 面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性.
6.4 其它可采用技术
为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容.这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射.
当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好.这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小.
任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲.
如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路.
走线构成一个不穿过同一网线或其它走线的环路的情况称为开环.如果环路穿过同一网线其它走线则构成闭环.两种情况都会形成天线效应(线天线和环形天线).天线对外产生EMI辐射,同时自身也是敏感电路.闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比.
结束语
高速电路设计是一个非常复杂的设计过程,ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题.本文所阐述的方法就是专门针对解决这些高速电路设计问题的.此外,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立.如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应.因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度.高速PCB设计手段的采用构成了设计过程的可控性,只有可控的,才是可靠的,也才能是成功的!
高速PCB设计指南之二
第一篇 高密度(HD)电路的设计
本文介绍,许多人把芯片规模的BGA封装看作是由便携式电子产品所需的空间限制的一个可行的解决方案,它同时满足这些产品更高功能与性能的要求.为便携式产品的高密度电路设计应该为装配工艺着想.
当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的.为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本.电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求.当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板.可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力.这些公司认识到便携式电子产品对更小封装的目前趋势.单是通信与个人计算产品工业就足以领导全球的市场.
高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂.物理因素也包括安装工艺的复杂性与最终产品的可靠性.进一步的财政决定必须考虑产品将如何制造和装配设备效率.较脆弱的引脚元件,如0．50与0．40mm0．020″与0．016″引脚间距的SQFPshrink quad flat pack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战.最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状.
在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型.可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义.不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标准.虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制.生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关.
1、焊盘的要求
国际电子技术委员会IEC International Eletrotechnical Commission的61188标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要.这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法:
1)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料.这些焊盘形状局限于一个特定的元件,有一个标识焊盘形状的编号.
2)．一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别.
该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况.除非另外标明,这个标准将所有三中“希望目标”标记为一级、二级或三级.
一级:最大 - 用于低密度产品应用,“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件.为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口.
二级:中等 - 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状.与IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件.
三级:最小 - 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状.最小焊盘几何形状的选择可能不适合于所有的产品.在采用最小的焊盘形状之前,使用这应该考虑产品的限制条件,基于表格中所示的条件进行试验.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该接纳元件公差和工艺变量.虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电子产品和其它独特的高密度应用.
国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类型的焊盘几何形状的信息.这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工.
图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级).
图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.6 0.4 0.2
脚跟-焊盘突出 0.0 0.0 0.0
侧面-焊盘突出 0.1 0.0 0.0
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表一、矩形与方形端的元件
(陶瓷电容与电阻) (单位:mm)
焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和.如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二).
图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.8 0.5 0.2
脚跟-焊盘突出 0.5 0.35 0.2
侧面-焊盘突出 0.05 0.05 0.03
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表二、平带L形与翅形引脚
(大于0.625mm的间距) (单位:mm)
如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元素可以改变到新的所希望的尺寸条件.这包括元件、板或贴装精度的扩散,以及最小的焊接点或焊盘突出的期望(表3,4,5和6).
用于焊盘的轮廓公差方法的方式与元件的类似.所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形.单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区域.为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的.
在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸.当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点.这些极限允许判断焊盘通过/不通过的条件.
假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生.为密间距fine pitch开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元件封装特征上允许最大与最小或至少的材料条件.
表三、J形引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.2 0.2
脚跟-焊盘突出 0.8 0.6 0.4
侧面-焊盘突出 0.1 0.05 0.0
开井余量 1.5 0.8 0.2
圆整因素 最近0.5 最近0.05 最近0.05
表四、圆柱形端子(MELF) (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 1.0 0.4 0.2
脚跟-焊盘突出 0.2 0.1 0.0
侧面-焊盘突出 0.2 0.1 0.0
开井余量 0.2 0.25 0.25
圆整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.1 0
脚跟-焊盘突出 0.2 0.1 0
侧面-焊盘突出 0.2 0.1 0
开井余量 0.25 0.1 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表六、内向L形带状引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.1 0.1 0.0
脚跟-焊盘突出 1.0 0.5 0.2
侧面-焊盘突出 0.1 0.1 0.1
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
2、BGA与CAP
BGA封装已经发展到满足现在的焊接安装技术.塑料与陶瓷BGA元件具有相对广泛的接触间距(1．50,1．27和1．00mm),而相对而言,芯片规模的BGA栅格间距为0．50,0．60和0．80mm.BGA与密间距BGA元件两者相对于密间距引脚框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输入/输出(I/O)要求.当为BGA元件建立接触点布局和引线排列时,封装开发者必须考虑芯片设计以及芯片块的尺寸和形状.在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下.芯片模块“面朝上”的结构通常是当供应商正在使用COB(chip-on-board)(内插器)技术时才采用的.
元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义.每一个制造商都将企图将其特殊的结构胜任用户所定义的应用.例如消费产品可能有一个相对良好的工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下.取决于制造BGA所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术.因为芯片安装结构是刚性材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵.
在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1．27mm.该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构造.JEDEC MO-151定义各种塑料封装的BGA.方形轮廓覆盖的尺寸从7．0-50．0,三种接触点间隔 - 1．50,1．27和1．00mm.
球接触点可以单一的形式分布,行与列排列有双数或单数.虽然排列必须保持对整个封装外形的对称,但是各元件制造商允许在某区域内减少接触点的位置.
3、芯片规模的BGA变量
针对“密间距”和“真正芯片大小”的IC封装,最近开发的JEDEC BGA指引提出许多物理属性,并为封装供应商提供“变量”形式的灵活性.JEDEC JC-11批准的第一份对密间距元件类别的文件是注册外形MO-195,具有基本0．50mm间距接触点排列的统一方形封装系列.
封装尺寸范围从4．0-21．0mm,总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为1．20mm.下面的例子代表为将来的标准考虑的一些其它变量.
球间距与球尺寸将也会影响电路布线效率.许多公司已经选择对较低I/O数的CSP不采用0．50mm间距.较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术的需求.
0．50mm的接触点排列间隔是JEDEC推荐最小的.接触点直径规定为0．30mm,公差范围为最小0．25、最大0．35mm.可是大多数采用0．50mm间距的BGA应用将依靠电路的次表面布线.直径上小至0．25mm的焊盘之间的间隔宽度只够连接一根0．08mm(0．003″)宽度的电路.将许多多余的电源和接地触点分布到矩阵的周围,这样将提供对排列矩阵的有限渗透.这些较高I/O数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术.
4、考虑封装技术
元件的环境与电气性能可能是与封装尺寸一样重要的问题.用于高密度、高I/O应用的封装技术首先必须满足环境标准.例如,那些使用刚性内插器(interposer)结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形.元件四周的引线接合座之间的互连必须流向内面.μBGA* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力.
μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连.依顺材料的独特结合使元件能够忍受极端恶劣的环境.这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应用.
超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装.定义为“面朝下”的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和PCB表面的位置.这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠性.μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB结构的温度膨胀系统的较大差别.
5、安装座计划
推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间隔和尺寸的变化.焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正常直径小10%.在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第14．0节或制造商的规格.
有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示.
图三、BGA的焊盘可以通过化学腐蚀的图案来界定,
无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定)
铜定义焊盘图形 - 通过腐蚀的铜界定焊盘图形.阻焊间隔应该最小离腐蚀的铜焊盘0．075mm.对要求间隔小于所推荐值的应用,咨询印制板供应商.
阻焊定义焊盘图形 - 如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆盖.
BGA元件上的焊盘间隔活间距是“基本的”,因此是不累积的;可是,贴装精度和PCB制造公差必须考虑.如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的.虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元件将依靠电镀旁路孔来将电路走到次表面层.表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径.
表七、 BGA元件安装的焊盘图形
接触点间距
(基本的) 标准球直径 焊盘直径 (mm)
最小 名义 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
有些公司企图为所有密间距的BGA应用维持一个不变的接触点直径.可是,因为一些0．65与0．80mm接触点间距的元件制造商允许随意的球与接触点直径的变化,设计者应该在制定焊盘直径之前参考专门的供应商规格.较大的球与焊盘的直径可能限制较高I/O元件的电路布线.一些BGA元件类型的焊盘几何形状可能不允许宽度足够容纳不止一条或两条电路的间隔.例如,0．50mm间距的BGA将不允许甚至一条大于0．002″或0．003″的电路.那些采用密间距BGA封装变量的可能发现焊盘中的旁路孔(微型旁路孔)更加实际,特别如果元件密度高,必须减少电路布线.
6、装配工艺效率所要求的特征
为了采纳对密间距表面贴装元件(SMD)的模板的精确定位,要求一些视觉或摄像机帮助的对中方法.全局定位基准点是用于准确的锡膏印刷的模板定位和在精确的SMD贴装中作为参考点.模板印刷机的摄相机系统自动将板对准模板,达到准确的锡膏转移.
对于那些使用模板到电路板的自动视觉对中的系统,电路板的设计者必须在焊盘层的设计文件中提供至少两个全局基准点(图四).在组合板的每一个装配单元内也必须提供局部基准点目标,以帮助自动元件贴装.另外,对于每一个密间距QFP、TSOP和高I/O密间距BGA元件,通常提供一或两个目标.
在所有位置推荐使用一个基准点的尺寸.虽然形状和尺寸可以对不同的应用分别对待,但是大多数设备制造商都认同1．0mm(0．040″)直径的实心点.该点必须没有阻焊层,以保证摄相机可以快速识别.除了基准点目标外,电路板必须包含一些定位孔,用于二次装配有关的操作.组合板应该提供两或三个定位孔,每个电路板报单元提供至少两个定位孔.通常,装配专家规定尺寸(0．65mm是常见的),应该指定无电镀孔.
至于在锡膏印刷模板夹具上提供的基准点,一些系统检测模板的定面,而另一些则检测底面.模板上的全局基准点只是半腐蚀在模板的表面,用黑树脂颜料填充.
7、指定表面最终涂层
为元件的安装选择专门类型的表面最终涂镀方法可以提高装配工艺的效率,但是也可能影响PCB的制造成本.在铜箔上电镀锡或锡/铅合金作为抗腐蚀层是非常常见的制造方法.选择性地去掉铜箔的减去法化学腐蚀继续在PCB工业广泛使用.因为锡/铅导线当暴露在195°C温度以上时变成液体,所以大多数使用回流焊接技术的表面贴装板都指定裸铜上的阻焊层(SMOBC,soldermask over bare copper)来保持阻焊材料下一个平坦均匀的表面.当处理SMOBC板时,锡或锡/铅是化学剥离的,只留下铜导体和没有电镀的元件安装座.铜导体用环氧树脂或聚合物阻焊层涂盖,以防止对焊接有关工艺的暴露.虽然电路导线有阻焊层覆盖,设计者还必须为那些不被阻焊层覆盖的部分元件安装座指定表面涂层.下面的例子是广泛使用在制造工业的合金电镀典型方法.
通常要求预处理安装座的应用是超密间距QFP元件.例如,TAB(table automated bond)元件可能具有小于0．25mm的引脚间距.通过在这些座上提供700-800μ″的锡/铅合金,装配专家可以上少量的助焊剂、贴装零件和使用加热棒、热风、激光或软束线光源来回流焊接该元件.在特殊的安装座上选择性地电镀或保留锡/铅合金将适用于超密间距TAB封装的回流焊接.
使用热风均匀法,锡/铅在上阻焊层之后涂镀在电路板上.该工艺是,电镀的板经过清洗、上助焊剂和浸入熔化的焊锡中,当合金还是液体状态的时候,多余的材料被吹离表面,留下合金覆盖的表面.热风焊锡均匀HASL(hot air solder leveling)电镀工艺广泛使用,一般适合于回流焊接装配工艺;可是,焊锡量与平整度的不一致可能不适合于使用密间距元件的电路板.
密间距的SQFP、TSOP和BGA元件要求非常均匀和平整的表面涂层.作为控制在密间距元件的安装座上均匀锡膏量的方法,表面必须尽可能地平整.为了保证平整度,许多公司在铜箔上使用镍合金,接着一层很薄的金合金涂层,来去掉氧化物.
在阻焊涂层工艺之后,在暴露的裸铜上使用无电镀镍/金.用这个工艺,制造商通常将使用锡/铅电镀图案作为抗腐蚀层,在腐蚀之后剥离锡/铅合金,但是不是对暴露的安装座和孔施用焊锡合金,而是电路板浸镀镍/金合金.
按照IPC-2221标准《印制板设计的通用标准》,推荐的无电镀镍厚度是2．5-5．0μm(至少1．3μm),而推荐的浸金厚度为0．08-0．23μm.
有关金的合金与焊接工艺的一句话忠告:如果金涂层厚度超过0．8μm(3μ″),那么金对锡/铅比率可能引起最终焊接点的脆弱.脆弱将造成温度循环中的过分开裂或装配后的板可能暴露到的其它物理应力.
8、合金电镀替代方案
在上阻焊层之后给板增加焊锡合金是有成本代价的,并且给基板遭受极大的应力条件.例如用锡/铅涂层,板插入熔化的焊锡中,然后抽出和用强风将多余的锡/铅材料去掉.温度冲击可能导致基板结构的脱层、损坏电镀孔和可能影响长期可靠性的缺陷. Ni/Au涂镀,虽然应力较小,但不是所有电路板制造商都有的一种技术.作为对电镀的另一种选择,许多公司已经找到成功的、有经济优势的和平整的安装表面的方法,这就是有机保护层或在裸铜上与上助焊剂涂层.
作为阻止裸铜安装座和旁通孔/测试焊盘上氧化增长的一个方法,将一种特殊的保护剂或阻化剂涂层应用到板上.诸如苯并三唑(Benzotriazole)和咪唑(Imidazole)这些有机/氮涂层材料被用来取代上面所描述的合金表面涂层,可从几个渠道购买到,不同的商标名称.在北美洲,广泛使用的一种产品是ENTEK PLUS CU-106A.这种涂层适合于大多数有机助焊焊接材料,在对装配工艺中经常遇到的三、四次高温暴露之后仍有保护特征.多次暴露的能力是重要的.当SMD要焊接到装配的主面和第二面的时候,会发生两次对回流焊接温度的暴露.混合技术典型的多次装配步骤也可能包括对波峰焊接或其它焊接工艺的暴露.
9、一般成本考虑
与PCB电镀或涂镀有关的成本不总是详细界定的.一些供应商感觉方法之间的成本差别占总的单位成本中的很小部分,所以界不界定是不重要的.其他的可能对不是其能力之内的成本有一个额外的费用,因为板必须送出去最后加工.例如,在加州的一家公司将板发送给在德州的一家公司进行Ni/Au电镀.这个额外处理的费用可能没有清晰地界定为对客户的一个额外开支;可是,总的板成本受到影响.
每一个电镀和涂镀工艺都有其优点与缺点.设计者与制造工程师必须通过试验或工艺效率评估仔细地权衡每一个因素.在指定PCB制造是必须考虑的问题都有经济以及工艺上的平衡.对于细导线、高元件密度或密间距技术与μBGA,平整的外形是必须的.焊盘表面涂层可以是电镀的或涂敷的,但必须考虑装配工艺与经济性.
在所有涂敷和电镀的选择中,Ni/Au是最万能的(只要金的厚度低于5μ″).电镀工艺比保护性涂层好的优势是货架寿命、永久性地覆盖在那些不暴露到焊接工艺的旁路孔或其它电路特征的铜上面、和抗污染.虽然表面涂层特性之间的平衡将影响最终选择,但是可行性与总的PCB成本最可能决定最后的选择.在北美,HASL工艺传统上主宰PCB工业,但是表面的均匀性难于控制.对于密间距元件的焊接,一个受控的装配工艺取决于一个平整均匀的安装座.密间距元件包括TSOP、SQFP和μBGA元件族.如果密间距元件在装配中不使用,使用HASL工艺是可行的选择.
10、阻焊层(sldermask)要求
阻焊层在控制回流焊接工艺期间的焊接缺陷中的角色是重要的,PCB设计者应该尽量减小焊盘特征周围的间隔或空气间隙.虽然许多工艺工程师宁可阻焊层分开板上所有焊盘特征,但是密间距元件的引脚间隔与焊盘尺寸将要求特殊的考虑.虽然在四边的QFP上不分区的阻焊层开口或窗口可能是可接受的,但是控制元件引脚之间的锡桥可能更加困难.对于BGA的阻焊层,许多公司提供一种阻焊层,它不接触焊盘,但是覆盖焊盘之间的任何特征,以防止锡桥.多数表面贴装的PCB以阻焊层覆盖,但是阻焊层的涂敷,如果厚度大于0．04mm(0．0015″),可能影响锡膏的应用.表面贴装PCB,特别是那些使用密间距元件的,都要求一种低轮廓感光阻焊层.阻焊材料必须通过液体湿工艺或者干薄膜叠层来使用.干薄膜阻焊材料是以0．07-0．10mm(0．003-0．004″)厚度供应的,可适合于一些表面贴装产品,但是这种材料不推荐用于密间距应用.很少公司提供薄到可以满足密间距标准的干薄膜,但是有几家公司可以提供液体感光阻焊材料.通常,阻焊的开口应该比焊盘大0．15mm(0．006″).这允许在焊盘所有边上0．07mm(0．003″)的间隙.低轮廓的液体感光阻焊材料是经济的,通常指定用于表面贴装应用,提供精确的特征尺寸和间隙.
结论
密间距(fine-pitch)、BGA和CSP的装配工艺可以调整到满足可接受的效率水平,但是弯曲的引脚和锡膏印刷的不持续性经常给装配工艺合格率带来麻烦.虽然使用小型的密间距元件提供布局的灵活性,但是将很复杂的多层基板报上的元件推得更近,可能牺牲可测试性和修理.BGA元件的使用已经提供较高的装配工艺合格率和更多的布局灵活性,提供较紧密的元件间隔与较短的元件之间的电路.一些公司正企图将几个电路功能集成到一两个多芯片的BGA元件中来释放面积的限制.用户化的或专用的IC可以缓解PCB的栅格限制,但是较高的I/O数与较密的引脚间距一般都会迫使设计者使用更多的电路层,因此增加PCB制造的复杂性与成本.
芯片规模的BGA封装被许多人看作是新一代手持与便携式电子产品空间限制的可行答案.许多公司也正在期待改进的功能以及更高的性能.当为这些元件选择最有效的接触点间距时,必须考虑硅芯片模块的尺寸、信号的数量、所要求的电源与接地点和在印制板上采用这些元件时的实际限制.虽然密间距的芯片规模(chip scale)与芯片大小的元件被看作是新出现的技术,但是主要的元件供应商和几家主要的电子产品制造商已经采用了一两种CSP的变化类型.在较小封装概念中的这种迅速增长是必须的,它满足产品开发商对减小产品尺寸、增加功能并且提高性能的需求.
第二篇 抗干扰3(部分)
3 提高敏感器件的抗干扰性能
提高敏感器件的抗干扰性能是指从敏感器件这边考虑尽量减少对干扰噪声
的拾取,以及从不正常状态尽快恢复的方法.
提高敏感器件抗干扰性能的常用措施如下:
(1)布线时尽量减少回路环的面积,以降低感应噪声.
(2)布线时,电源线和地线要尽量粗.除减小压降外,更重要的是降低耦
合噪声.
(3)对于单片机闲置的I/O口,不要悬空,要接地或接电源.其它IC的闲置
端在不改变系统逻辑的情况下接地或接电源.
(4)对单片机使用电源监控及看门狗电路,如:IMP809,IMP706,IMP813,
X25043,X25045等,可大幅度提高整个电路的抗干扰性能.
(5)在速度能满足要求的前提下,尽量降低单片机的晶振和选用低速数字
电路.
(6)IC器件尽量直接焊在电路板上,少用IC座.
第三篇 印制电路板的可靠性设计-去耦电容配置
在直流电源回路中,负载的变化会引起电源噪声.例如在数字电路中,当电路从一个状态转换为另一种状态时,就会在电源线上产生一个很大的尖峰电流,形成瞬变的噪声电压.配置去耦电容可以抑制因负载变化而产生的噪声,是印制电路板的可靠性设计的一种常规做法,配置原则如下:
●电源输入端跨接一个10~100uF的电解电容器,如果印制电路板的位置允许,采用100uF以上的电解电容器的抗干扰效果会更好.
●为每个集成电路芯片配置一个0.01uF的陶瓷电容器.如遇到印制电路板空间小而装不下时,可每4~10个芯片配置一个1~10uF钽电解电容器,这种器件的高频阻抗特别小,在500kHz~20MHz范围内阻抗小于1Ω,而且漏电流很小(0.5uA以下).
●对于噪声能力弱、关断时电流变化大的器件和ROM、RAM等存储型器件,应在芯片的电源线(Vcc)和地线(GND)间直接接入去耦电容.
●去耦电容的引线不能过长,特别是高频旁路电容不能带引线.
第四篇 电磁兼容性和PCB设计约束(缺具体数据)
PCB布线对PCB的电磁兼容性影响很大,为了使PCB上的电路正常工作,应根据本文所述的约束条件来优化布线以及元器件/接头和某些IC所用去耦电路的布局
(一)、PCB材料的选择
通过合理选择PCB的材料和印刷线路的布线路径,可以做出对其它线路耦合低的传输线.当传输线导体间的距离d小于同其它相邻导体间的距离时,就能做到更低的耦合,或者更小的串扰(见《电子工程专辑》2000年第1期"应用指南").
设计之前,可根据下列条件选择最经济的PCB形式:
对EMC的要求
·印制板的密集程度
·组装与生产的能力
·CAD系统能力
·设计成本
·PCB的数量
·电磁屏蔽的成本
当采用非屏蔽外壳产品结构时,尤其要注意产品的整体成本/元器件封装/管脚样式、PCB形式、电磁场屏蔽、构造和组装),在许多情况下,选好合适的PCB形式可以不必在塑胶外壳里加入金属屏蔽盒.
为了提高高速模拟电路和所有数字应用的抗扰性同时减少有害辐射,需要用到传输线技术.根据输出信号的转换情况,S-VCC、S-VEE及VEE-VCC之间的传输线需要表示出来,如图1所示.
信号电流由电路输出级的对称性决定.对MOS而言IOL=IOH,而对TTL而言IOL>IOH.
功能/逻辑类型 ZO(Ω)
电源(典型值) <<10
ECL逻辑 50
TTL逻辑 100
HC(T)逻辑 200
表1:几种信号路径的传输线阻抗ZO.
逻辑器件类型和功能上的原因决定了传输线典型特征阻抗ZO,如表1所示.
图1:显示三种特定传输线的(数字)IC之间典型互联图
图2:IC去耦电路.
图3:正确的去耦电路块
表2:去耦电容Cdec..的推荐值.
逻辑电路噪声容限
(二)、信号线路及其信号回路
传送信号的线路要与其信号回路尽可能靠近,以防止这些线路包围的环路区域产生辐射,并降低环路感应电压的磁化系数.
一般情况下,当两条线路间的距离等于线宽时,耦合系数大约为0.5到0.6,线路的有效自感应从1μH/m降到0.4-0.5μ H/m.
这就意味着信号回路电流的40%到50%自由地就流向了PCB上其它线路.
对两个(子)电路块间的每一块信号路径,无论是模拟的还是数字的,都可以用三种传输线来表示,如图1所示,其中阻抗可从表1得到.
TTL逻辑电路由高电平向低电平转换时,吸收电流会大于电源电流以,在这种情况下,通常将传输线定义在Vcc和S之间,而不是VEE和S之间.通过采用铁氧体磁环可完全控制信号线和信号回路线上的电流.
在平行导体情况下,传输线的特征阻抗会因为铁氧体而受到影响,而在同轴电缆的情况下,铁氧体只会对电缆的外部参数有影响.
因此,相邻线路应尽可能细,而上下排列的则相反(通常距离小于1.5mm/双层板中环氧树脂的厚度).布线应使每条信号线和它的信号回路尽可能靠近(信号和电源布线均适用).如果传输线导体间耦合不够,可采用铁氧体磁环.
(三)、IC的去耦
通常IC仅通过电容来达到去耦的目的,因为电容并不理想,所以会产生谐振.在大于谐振频率时,电容表现得象个电感,这就意味着di/dt受到了限制.电容的值由IC管脚间允许的电源电压波动来决定,根据资深设计人员的实践经验,电压波动应小于信号线最坏状况下的噪声容限的25%,下面公式可计算出每种逻辑系列输出门电路的最佳去耦电容值:
I=c·dV/dt
表2给出了几种逻辑系列门电路在最坏情况下信号线噪声的容限,同时还给出每个输出级应加的去耦电容Cdec.的推荐值.
图4:PCB上环路的辐射
对快速逻辑电路来说,如果去耦电容含有很大串联电感(这种电感也许是由电容的结构、长的连接线或PCB的印制线路造成的),电容的值可能不再有用.这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容(100-100Pf),与"LF-"去耦电容并联.陶瓷电容的谐振频率(包括到IC电源管脚的线路长度)应高于逻辑电路的带宽[1/(π.τr)],其中,τr是逻辑电路中电压的上升时间.
如果每个IC都有去耦电容,信号回路电流可选择最方便的路径,VEE或者VCC,这可以由传送信号的线路和电源线路间的互耦来决定.
在两个去耦电容(每个IC一个)和电源线路形成的电感Ltrace之间,会形成串联谐振电路,这种谐振只可以发生在低频(<1MHz＝或谐振电路的Q值较低(<2＝的情况下.
通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中,可使谐振频率保持在1MHz以下,如果射频损耗太低可通过并联或串联电阻来补偿(图2).
扼流线圈应该总是采用封闭的内芯,否则它会成为一个射频发射器或磁场铁感应器.
例如:1MHz*1μHz Z1=6.28Ω Rs=3.14Ω Q<2 Rp=12.56Ω
大于谐振频率时,"传输线"的特征阻抗Z0(此时将IC的阻抗看作电源负载)等于:Z0 =(Ltrace/Cdecoupling)的平方根
去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响,比如采用了一个1μH扼流线圈的情况.但它仍然会决定IC电源管脚间的电压波动,表3给出了电源信噪容限为25%时,推荐的最大电感值Ltrace.根据图2所建议的去耦方法,两个IC间的传输线数量从3条减少到了1条(见图3).
因此,对每个IC采用适当的去耦方法:Lchoke+Cdec.电路块间就只需定义一条传输线.
对于τr<3ns的高速逻辑电路,与去耦电容串联的全部电感必须要很低(见表3).与电源管脚串联的50mm印制线路相当于一个50hH电感,与输出端的负载(典型值为50pF)一起决定了最小上升时间为3.2ns.如要求更快的上升时间,就必须缩短去耦电容的引脚.长度(最好无引脚)并缩短IC封装的引脚,例如可以用IC去耦电容,或最好采用将(电源)管脚在中间的IC与很小的3E间距(DIL)无引脚陶瓷电容相结合等方法来达到这一目的,也可以用带电源层和接地层的多层电路板.另外采用电源管脚在中间的SO封装还可得到进一步的改善.但是,使用快速逻辑电路时,应采用多层电路板.
(四)、根据辐射决定环路面积
无终点传输线的反射情况决定了线路的最大长度.由于对产品的EM辐射有强制性要求,因此环路区域的面积和线路长度都受到限制,如果采用非屏蔽外壳,这种限制将直接由PCB来实现.
注意:如果在异步逻辑电路设计中采用串联端接负载,必须要注意会出现准稳性,特别是对称逻辑输入电路无法确定输入信号是高还是低,而且可能会导致非定义输出情况.
图3:正确的去耦电路块.
对于频域中的逻辑信号,频谱的电流幅度在超出逻辑信号带宽(=1/π.τr)的频率上与频率的平方成反比.用角频率表示,环路的辐射阻抗仍随频率平方成正比.因而可计算出最大的环路面积,它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定.电流波形由电压波形决定,电流半宽时间约等于电压的上升时间.
电流幅度可用角频率(=1/π.τr)表示为: I(f)=2.I. τr/T
其中: I=为时域电流幅度;T=为时钟速率的倒数,即周期;
τr为电压的上升时间,约等于电流半宽时间τH.
从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积,表5给出了相应的环路面积.最大环路面积由时钟速率、逻辑电路类型(=输出电流)和PCB上同时存在的开关环路数量n决定.
如果所用的时钟速率超过30MHz,就必须要采用多层电路板,在这种情况下,环氧树脂的厚度与层数有关,在60至300μm之间.只有当PCB上的高速时钟信号的数量有限时,通过采用层到层的线路进行仔细布线,也可在双层板上得到可以接受的结果.
注意:在这种情况下,如采用普通DIL封装,则会超过环路面积的限制,一定要有另外的屏蔽措施和适当的滤波.
所有连接到其它面板及部件的连接头必须尽可能相互靠近放置,这样在电缆中传导的共模电流就不会流入PCB电路中的线路,另外,PCB上参考点间的电压降也无法激励(天线)电缆.
为避免这种共模影响,必须使靠近接头的参考地和PCB上电路的接地层、接地网格或电路参考地隔开,如果可能,这些接地片应接到产品的金属外壳上.从这个接地片上,只有高阻器件如电感、电阻、簧片继电器和光耦合器可接在两个地之间.所有的接头要尽可能靠近放置,以防止外部电流流过PCB上的线路或参考地.
(五)、电缆及接头的正确选择
电缆的选择由流过电缆的信号幅度和频率成分决定.对于位于产品外部的电缆来说,如果传送10kHz以上时钟速率的数据信号,则一定要用到屏蔽(产品要求),屏蔽部分应在电缆的两端连接到地(金属外壳产品),这样能确保对电场和磁场都进行屏蔽.
如果用的是分开接地,则应连到"接头地"而不是"电路地".
如果时钟速率在10kHz到1MHz之间,并且逻辑电路的上升时间尽可能保持低,将可以得到80%以上的光覆盖或小于10Nh/m的转移阻抗.如果时钟速率超过1MHz时,就需要更好的屏蔽电缆.
通常,除同轴电缆外,电缆的屏蔽不应用作为信号回路.
通过在信号输入/输出和地/参考点之间串入无源滤波器以减少射频成分,可以不必采用高质量屏蔽和相应接头.好的屏蔽电缆应配备合适的连接头.
高速PCB设计指南之三
第一篇 改进电路设计规程提高可测试性
随着微型化程度不断提高,元件和布线技术也取得巨大发展,例如BGA外壳封装的高集成度的微型IC,以及导体之间的绝缘间距缩小到0.5mm,这些仅是其中的两个例子.电子元件的布线设计方式,对以后制作流程中的测试能否很好进行,影响越来越大.下面介绍几种重要规则及实用提示.
通过遵守一定的规程(DFT-Design for Testability,可测试的设计),可以大大减少生产测试的准备和实施费用.这些规程已经过多年发展,当然,若采用新的生产技术和元件技术,它们也要相应的扩展和适应.随着电子产品结构尺寸越来越小,目前出现了两个特别引人注目的问题:一是可接触的电路节点越来越少;二是像在线测试(In-Circuit-Test)这些方法的应用受到限制.为了解决这些问题,可以在电路布局上采取相应的措施,采用新的测试方法和采用创新性适配器解决方案.第二个问题的解决还涉及
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注:以上内容均来自网上资料,不是很系统,但是对有些问题的分析还比较具体.由于是文档格式,所以缺图和表格.另外,可能有小部分内容重复.高速PCB设计指南之一第一篇 PCB布线在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大.PCB布线有单面布线、双面布线及多层布线.布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行,以免产生反射干扰.必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦合. 自动布线的布通率,依赖于良好的布局,布线规则可以预先设定,包括走线的弯曲次数、导通孔的数目、步进的数目等.一般先进行探索式布经线,快速地把短线连通,然后进行迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线.并试着重新再布线,以改进总体效果. 对目前高密度的PCB设计已感觉到贯通孔不太适应了,它浪费了许多宝贵的布线通道,为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用,还省出许多布线通道使布线过程完成得更加方便,更加流畅,更为完善,PCB板的设计过程是一个复杂而又简单的过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会,才能得到其中的真谛.1电源、地线的处理 既使在整个PCB板中的布线完成得都很好,但由于电源、地线的考虑不周到而引起的干扰,会使产品的性能下降,有时甚至影响到产品的成功率.所以对电、地线的布线要认真对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量. 对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因,现只对降低式抑制噪音作以表述:(1)、众所周知的是在电源、地线之间加上去耦电容.(2)、尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5mm对数字电路的PCB可用宽的地导线组成一个回路,即构成一个地网来使用(模拟电路的地不能这样使用)(3)、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用.或是做成多层板,电源,地线各占用一层.2数字电路与模拟电路的共地处理 现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构成的.因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰. 数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在PCB与外界连接的接口处(如插头等).数字地与模拟地有一点短接,请注意,只有一个连接点.也有在PCB上不共地的,这由系统设计来决定.3信号线布在电(地)层上 在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线.首先应考虑用电源层,其次才是地层.因为最好是保留地层的完整性.4大面积导体中连接腿的处理 在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器.②容易造成虚焊点.所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heatshield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少.多层板的接电(地)层腿的处理相同.5布线中网络系统的作用 在许多CAD系统中,布线是依据网络系统决定的.网格过密,通路虽然有所增加,但步进太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子产品的运算速度有极大的影响.而有些通路是无效的,如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等.网格过疏,通路太少对布通率的影响极大.所以要有一个疏密合理的网格系统来支持布线的进行. 标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等.6设计规则检查(DRC) 布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:(1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求.(2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB中是否还有能让地线加宽的地方.(3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开.(4)、模拟电路和数字电路部分,是否有各自独立的地线.(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路.(6)对一些不理想的线形进行修改.(7)、在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量.(8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路. 第二篇 PCB布局在设计中,布局是一个重要的环节.布局结果的好坏将直接影响布线的效果,因此可以这样认为,合理的布局是PCB设计成功的第一步. 布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进行交换,使其成为便于布线的最佳布局.在布局完成后,还可对设计文件及有关信息进行返回标注于原理图,使得PCB板中的有关信息与原理图相一致,以便在今后的建档、更改设计能同步起来,同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验证.--考虑整体美观一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的.在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉.--布局的检查印制板尺寸是否与加工图纸尺寸相符?能否符合PCB制造工艺要求?有无定位标记?元件在二维、三维空间上有无冲突?元件布局是否疏密有序,排列整齐?是否全部布完?需经常更换的元件能否方便的更换?插件板插入设备是否方便?热敏元件与发热元件之间是否有适当的距离?调整可调元件是否方便?在需要散热的地方,装了散热器没有?空气流是否通畅?信号流程是否顺畅且互连最短?插头、插座等与机械设计是否矛盾?线路的干扰问题是否有所考虑? 第三篇 高速PCB设计(一)、电子系统设计所面临的挑战 随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ.目前约50%的设计的时钟频率超过50MHz,将近20%的设计主频超过120MHz. 当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作.因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段.只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性.(二)、什么是高速电路 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路. 实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果.因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应. 信号的传递发生在信号状态改变的瞬间,如上升或下降时间.信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端.反之,反射信号将在信号改变状态之后到达驱动端.如果反射信号很强,叠加的波形就有可能会改变逻辑状态.(三)、高速信号的确定 上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间?一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定.下图为信号上升时间和允许的布线长度(延时)的对应关系. PCB板上每单位英寸的延时为0.167ns..但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大.通常高速逻辑器件的信号上升时间大约为0.2ns.如果板上有GaAs芯片,则最大布线长度为7.62mm. 设Tr为信号上升时间,Tpd为信号线传播延时.如果Tr≥4Tpd,信号落在安全区域.如果2Tpd≥Tr≥4Tpd,信号落在不确定区域.如果Tr≤2Tpd,信号落在问题区域.对于落在不确定区域及问题区域的信号,应该使用高速布线方法.(四)、什么是传输线 PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构.串联电阻的典型值0.25-0.55ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高.将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo.线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小.如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来.随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定.这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到.(五)、传输线效应基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应.·反射信号Reflectedsignals·延时和时序错误Delay&Timingerrors·多次跨越逻辑电平门限错误FalseSwitching·过冲与下冲Overshoot/Undershoot·串扰InducedNoise(orcrosstalk)·电磁辐射EMIradiation5.1反射信号 如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真.当失真变形非常显著时可导致多种错误,引起设计失败.同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败.如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败. 反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配.5.2延时和时序错误 信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变.过多的信号延时可能导致时序错误和器件功能的混乱. 通常在有多个接收端时会出现问题.电路设计师必须确定最坏情况下的时间延时以确保设计的正确性.信号延时产生的原因:驱动过载,走线过长. 5.3多次跨越逻辑电平门限错误 信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误.多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱.反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配. 5.4过冲与下冲 过冲与下冲来源于走线过长或者信号变化太快两方面的原因.虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件.5.5串扰 串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰. 信号线距离地线越近,线间距越大,产生的串扰信号越小.异步信号和时钟信号更容易产生串扰.因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号.5.6电磁辐射 EMI(Electro-MagneticInterference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面.EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作.它产生的主要原因是电路工作频率太高以及布局布线不合理.目前已有进行EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性.最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制.(六)、避免传输线效应的方法针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法.6.1严格控制关键网线的走线长度 如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题.现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题.解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸.工作频率在50MHz布线长度应不大于1.5英寸.如果工作频率达到或超过75MHz布线长度应在1英寸.对于GaAs芯片最大的布线长度应为0.3英寸.如果超过这个标准,就存在传输线的问题.6.2合理规划走线的拓扑结构 解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构.走线的拓扑结构是指一根网线的布线顺序及布线结构.当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲.通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(DaisyChain)布线和星形(Star)分布. 对于菊花链布线,布线从驱动端开始,依次到达各接收端.如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端.在控制走线的高次谐波干扰方面,菊花链走线效果最好.但这种走线方式布通率最低,不容易100%布通.实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:StubDelayIOH.功能/逻辑类型 ZO(Ω)电源(典型值)
好久沒來了,頂!!!
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