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SG6848 的問題請教

請教各位如何降低我 MOS Vds 的端spike voltage  如附圖1109922881.tif1109922995.pdf
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tom-and-jerry
LV.4
2
2005-05-23 09:53
想法子降低漏感,也就是加强初次级之间的耦合.另外,调整钳位电路RC的参数.
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aguo_cheng
LV.3
3
2005-11-24 18:19
LD7550 再加上Praymis的4N60听说不良比较高,建议大家可以考虑使用,以上信息供参考
0
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phil5460cn
LV.4
4
2005-12-01 16:52
这个主要问题出在你变压器,匝比和感量没调节好
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cqzhang666
LV.2
5
2005-12-02 10:36
@tom-and-jerry
想法子降低漏感,也就是加强初次级之间的耦合.另外,调整钳位电路RC的参数.
**此帖已被管理员删除**
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熟悉的陌生
LV.7
6
2006-01-03 01:39
@phil5460cn
这个主要问题出在你变压器,匝比和感量没调节好
还有吸收电路要设计得好.
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易乾
LV.6
7
2006-01-11 10:56
@熟悉的陌生
还有吸收电路要设计得好.
VDS SPIKE VOLTAGE与启动线路和变压器的设计,尖峰嵌位吸收有关系.
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易乾
LV.6
8
2006-01-11 11:01
@易乾
VDSSPIKEVOLTAGE与启动线路和变压器的设计,尖峰嵌位吸收有关系.
变压器设计:初级与次级,层与层之间.还有线径,圈数,线圈与铁芯.之间的耦合产生的漏感.与分布电容产生的尖峰电压.
在FLYBACK设计中尖峰电压是不可避免的,关键是如何去减小和控制.
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