求助,关于手动clk gating的综合

低功耗设计,由于clk频率很低,库里没有clk gating cell,故在顶层手动加入四个latch+and 做每个module的gating,用set_clock_gating_check设置setup、hold time,用report_clock_gating_check DC能识别这四个gaitng cell,但是综合时总有warning message:Warning: No controlling value could be found for the clock gating cell 'U1_SH/U41' for the clock pin 'B1' 类似的一大串信号,综合后看schemetic,发现控制latch logic的input上被加上了很长一串buffer,导致逻辑完全错误.现在不清楚是什么原因,有大虾也手动gating过的请帮帮忙.