PCB即印刷电路板,是电子电路的承载体.在现代电子产品中,几乎都要使用PCB.
PCB设计是电路设计的最后一个环节,也是对原理电路的再设计.一些新的工程师往往低估PCB设计的重要性,将这一即烦琐又费事的工作完全交由技术员去完成.在这里我先讲一个关于PCB设计的故事,由于涉及企业的隐私,故此隐去了真实的地点和企业名称.
故事所涉及的企业是生产电话机的一家公司.普通按键式电话机,其实并不是什么高科技的产品,与早期的拨盘式电子电话机相比,它在电路中增加了一块双音频/脉冲拨号控制集成电路,一些产品还增加了免提通话功能,用户使用话机时,如果按下免提按键,无须摘机,就可以接听或者呼出.熟悉话机电路原理的人都知道,免提电路是由“自动收/发控制电路”和“音频功率放大电路”组成,这些电路都有现成的专用IC来实现,原理上没有需要创新设计的地方.
在改革开放初期,一些捷足先登的企业,靠生产电话机发了大财.我所要说的这家企业就是其中之一,投产初期,他们在本地就做的小有名气,希望扩大市场,把产品销往全国各地.公关的第一步进展的非常顺利,通过关系将公司的最新产品送到了北京的某某首长家里试用.这种具有免提功能的按键式话机,确实要比当时使用的拨盘话机好用的多.经过一段时间试用,首长非常满意,答应向有关部门推荐该产品.
可是就在这关键的时刻,一天深夜,这台话机突然鸣叫起来!
没有特别的大事,不会有人胆敢深夜拨打首长家里的电话.更奇怪的是,摘机接听没人应答,挂机后不一会,话机又继续鸣叫,连续不断.首长紧急叫来警卫人员,警卫人员又连夜叫来电信人员,最后才弄明白,原来是话机免提功能自行误触发,导致虚惊一场.首长大怒!
话机的推销计划,因此意外事件被延误了好多年时间.事后查明,引起免提误触发的原因是电路的PCB设计不良,后来该企业的话机产品,免提按键都被要求改为机械式按键,这样才获得了电信的入网许可.这次事件对企业造成的直接经济损失高达几千万元以上.
一些设计人员认为PCB设计是简单的劳动,使用PROTEL或者其他的软件工具,通过自动布局、自动布线,就可以完成.单面板无法布通,就用双面板,再不行就用多层板,或者设置跳线,短跳线不行就长跳线,再不行就用跨接线,最后总可以布通.
而我认识一位老工程师,他们早年设计PCB的时候还没有用上电脑,却照样能完成包含几百上千个元器件的电路PCB设计.而且他们设计的PCB,布局和布线都相当工整,跳线、跨线极少,原器件排列整齐合理,并且符合工艺规范要求.我们看到的早期的国产黑白电视机PCB,就属于他们那个年代的工程师的杰作.
尽管后来我设计PCB的时候,早就用上了电脑.但我仍然觉得,这些老工程师们在PCB设计上,一定有一些绝招可以借鉴,我们现在的年轻工程师们,是很难想象他们当年是如何借助铅笔和方格纸完成复杂的PCB设计.确实我也从他那里也获得了很多的经验,比如:如何排列元器件可以容易走线,如何最有效地利用双列直插IC下面的板面空间,如何在布线之前就尽可能地规划好布局等等.
我自己的体会是:PCB设计,不仅仅是技术,还是艺术,更是对原理电路的再设计.以下是我撰写或者收集的关于PCB设计技术的一些文章,供各位学习或参考.
PCB设计的一次惨痛教训
全部回复(49)
正序查看
倒序查看
现在还没有回复呢，说说你的想法
PCB Layout中的走线策略
布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述.
1． 直角走线
直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续.其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况. 直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.
传输线的直角带来的寄生电容可以由下面这个经验公式来计算:
C=61W(Er)1/2/Z0
在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗.举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通过计算可以看出,直角走线带来的电容效应是极其微小的.
由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右.而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的.
很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一.然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI.也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差.
总的说来,直角走线并不是想象中的那么可怕.至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面.当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象.
2． 差分走线
差分信号(Differential Signal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论. 何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”.而承载差分信号的那一对走线就称为差分走线.
差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:
a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消.
b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少.
c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路.目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术.
对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势.也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”.等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射.“尽量靠近原则”有时候也是差分走线的要求之一.但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质.下面重点讨论一下PCB差分信号设计中几个常见的误区.
误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径.造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入.从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的.地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地磁场分布示意图.
在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面.当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示.尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免.也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利.
误区二:认为保持等间距比匹配线长更重要.在实际的PCB布线中,往往不能同时满足差分设计的要求.由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果.
从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3).再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响.而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI.
可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理.
误区三:认为差分走线一定要靠的很近.让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰.虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了.如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略.此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19.
差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声.此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题.在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题.
3． 蛇形线
蛇形线是Layout中经常使用的一类走线方式.其主要目的就是为了调节延时,满足系统时序设计要求.设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用.但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线. 那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示.很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大.可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析. 下面是给Layout工程师处理蛇形线时的几点建议:
1． 尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离.通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应.
2． 减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和.
3． 带状线(Strip-Line)或者埋式微带线(Embedded Micro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip).理论上,带状线不会因为差模串扰影响传输速率.
4． 高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线.
5． 可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合.
6． 高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的.
7． 有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线.
布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述.
1． 直角走线
直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续.其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况. 直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.
传输线的直角带来的寄生电容可以由下面这个经验公式来计算:
C=61W(Er)1/2/Z0
在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗.举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通过计算可以看出,直角走线带来的电容效应是极其微小的.
由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右.而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的.
很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一.然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI.也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差.
总的说来,直角走线并不是想象中的那么可怕.至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面.当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象.
2． 差分走线
差分信号(Differential Signal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论. 何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”.而承载差分信号的那一对走线就称为差分走线.
差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:
a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消.
b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少.
c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路.目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术.
对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势.也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”.等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射.“尽量靠近原则”有时候也是差分走线的要求之一.但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质.下面重点讨论一下PCB差分信号设计中几个常见的误区.
误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径.造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入.从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的.地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地磁场分布示意图.
在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面.当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示.尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免.也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利.
误区二:认为保持等间距比匹配线长更重要.在实际的PCB布线中,往往不能同时满足差分设计的要求.由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果.
从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3).再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响.而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI.
可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理.
误区三:认为差分走线一定要靠的很近.让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰.虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了.如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略.此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19.
差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声.此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题.在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题.
3． 蛇形线
蛇形线是Layout中经常使用的一类走线方式.其主要目的就是为了调节延时,满足系统时序设计要求.设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用.但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线. 那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示.很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大.可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析. 下面是给Layout工程师处理蛇形线时的几点建议:
1． 尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离.通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应.
2． 减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和.
3． 带状线(Strip-Line)或者埋式微带线(Embedded Micro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip).理论上,带状线不会因为差模串扰影响传输速率.
4． 高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线.
5． 可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合.
6． 高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的.
7． 有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线.
0
回复
提示
@⊙∧⊙
PCBLayout中的走线策略布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述.1．直角走线直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续.其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况.直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.传输线的直角带来的寄生电容可以由下面这个经验公式来计算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗.举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通过计算可以看出,直角走线带来的电容效应是极其微小的.由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右.而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的.很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一.然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI.也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差.总的说来,直角走线并不是想象中的那么可怕.至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面.当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象.2．差分走线差分信号(DifferentialSignal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论.何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”.而承载差分信号的那一对走线就称为差分走线.差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消.b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少.c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指这种小振幅差分信号技术.对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势.也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”.等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射.“尽量靠近原则”有时候也是差分走线的要求之一.但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质.下面重点讨论一下PCB差分信号设计中几个常见的误区.误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径.造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入.从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的.地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地磁场分布示意图.在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面.当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示.尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免.也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利.误区二:认为保持等间距比匹配线长更重要.在实际的PCB布线中,往往不能同时满足差分设计的要求.由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果.从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3).再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响.而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI.可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理.误区三:认为差分走线一定要靠的很近.让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰.虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了.如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略.此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19.差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声.此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题.在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题.3．蛇形线蛇形线是Layout中经常使用的一类走线方式.其主要目的就是为了调节延时,满足系统时序设计要求.设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用.但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线.那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示.很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大.可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析.下面是给Layout工程师处理蛇形线时的几点建议:1．尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离.通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应.2．减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和.3．带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip).理论上,带状线不会因为差模串扰影响传输速率.4．高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线.5．可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合.6．高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的.7．有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线.
OK!我来顶一下
0
回复
提示
@⊙∧⊙
PCBLayout中的走线策略布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述.1．直角走线直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续.其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况.直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.传输线的直角带来的寄生电容可以由下面这个经验公式来计算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗.举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通过计算可以看出,直角走线带来的电容效应是极其微小的.由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右.而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的.很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一.然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI.也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差.总的说来,直角走线并不是想象中的那么可怕.至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面.当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象.2．差分走线差分信号(DifferentialSignal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论.何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”.而承载差分信号的那一对走线就称为差分走线.差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消.b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少.c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指这种小振幅差分信号技术.对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势.也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”.等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射.“尽量靠近原则”有时候也是差分走线的要求之一.但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质.下面重点讨论一下PCB差分信号设计中几个常见的误区.误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径.造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入.从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的.地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地磁场分布示意图.在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面.当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示.尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免.也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利.误区二:认为保持等间距比匹配线长更重要.在实际的PCB布线中,往往不能同时满足差分设计的要求.由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果.从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3).再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响.而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI.可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理.误区三:认为差分走线一定要靠的很近.让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰.虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了.如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略.此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19.差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声.此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题.在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题.3．蛇形线蛇形线是Layout中经常使用的一类走线方式.其主要目的就是为了调节延时,满足系统时序设计要求.设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用.但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线.那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示.很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大.可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析.下面是给Layout工程师处理蛇形线时的几点建议:1．尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离.通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应.2．减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和.3．带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip).理论上,带状线不会因为差模串扰影响传输速率.4．高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线.5．可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合.6．高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的.7．有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线.
頂一下,繼續!
0
回复
提示
@⊙∧⊙
PCBLayout中的走线策略布线(Layout)是PCB设计工程师最基本的工作技能之一.走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布线在高速PCB设计中是至关重要的.下面将针对实际布线中可能遇到的一些情况,分析其合理性,并给出一些比较优化的走线策略.主要从直角走线,差分走线,蛇形线等三个方面来阐述.1．直角走线直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续.其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况.直角走线的对信号的影响就是主要体现在三个方面:一是拐角可以等效为传输线上的容性负载,减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI.传输线的直角带来的寄生电容可以由下面这个经验公式来计算:C=61W(Er)1/2/Z0在上式中,C就是指拐角的等效电容(单位:pF),W指走线的宽度(单位:inch),εr指介质的介电常数,Z0就是传输线的特征阻抗.举个例子,对于一个4Mils的50欧姆传输线(εr为4.3)来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的上升时间变化量:T10-90%=2.2*C*Z0/2=2.2*0.0101*50/2=0.556ps通过计算可以看出,直角走线带来的电容效应是极其微小的.由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公式计算反射系数:ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因而反射系数最大为0.1左右.而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的.很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成为许多人认为不能直角走线的理由之一.然而很多实际测试的结果显示,直角走线并不会比直线产生很明显的EMI.也许目前的仪器性能,测试水平制约了测试的精确性,但至少说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差.总的说来,直角走线并不是想象中的那么可怕.至少在GHz以下的应用中,其产生的任何诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还是应该放在布局,电源/地设计,走线设计,过孔等其他方面.当然,尽管直角走线带来的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计领域,这些小小的直角都可能成为高速问题的重点对象.2．差分走线差分信号(DifferentialSignal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢?在PCB设计中又如何能保证其良好的性能呢?带着这两个问题,我们进行下一部分的讨论.何为差分信号?通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”.而承载差分信号的那一对走线就称为差分走线.差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消.b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少.c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路.目前流行的LVDS(lowvoltagedifferentialsignaling)就是指这种小振幅差分信号技术.对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势.也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”.等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射.“尽量靠近原则”有时候也是差分走线的要求之一.但所有这些规则都不是用来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质.下面重点讨论一下PCB差分信号设计中几个常见的误区.误区一:认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回流途径.造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够深入.从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的,他们在接地处的电流正好相互抵消(I1=0),因而差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的.地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地磁场分布示意图.在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还是对地的耦合,所以差分走线的主要回流路径还是存在于地平面.当地平面发生不连续的时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所示.尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,增加EMI,要尽量避免.也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制?不给共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利.误区二:认为保持等间距比匹配线长更重要.在实际的PCB布线中,往往不能同时满足差分设计的要求.由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该如何取舍呢?在下结论之前我们先看看下面一个仿真结果.从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多(方案3).再从理论分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成明显的影响.而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的成分,降低信号的质量,增加了EMI.可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据设计要求和实际应用进行灵活处理.误区三:认为差分走线一定要靠的很近.让差分走线靠近无非是为了增强他们的耦合,既可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰.虽说这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了.如何才能保证差分走线具有良好的隔离和屏蔽呢?增大与其它信号走线的间距是最基本的途径之一,电磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就极其微弱了,基本可以忽略.此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的(10G以上)IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制(2Z0),如图1-8-19.差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声.此外,如果相邻两层耦合不够紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰就不是个问题.在一般频率(GHz以下),EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题.3．蛇形线蛇形线是Layout中经常使用的一类走线方式.其主要目的就是为了调节延时,满足系统时序设计要求.设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用.但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线.那么,蛇形线对信号传输有什么影响呢?走线时要注意些什么呢?其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S),如图1-8-21所示.很明显,信号在蛇形走线上传输时,相互平行的线段之间会发生耦合,呈差模形式,S越小,Lp越大,则耦合程度也越大.可能会导致传输延时减小,以及由于串扰而大大降低信号的质量,其机理可以参考第三章对共模和差模串扰的分析.下面是给Layout工程师处理蛇形线时的几点建议:1．尽量增加平行线段的距离(S),至少大于3H,H指信号走线到参考平面的距离.通俗的说就是绕大弯走线,只要S足够大,就几乎能完全避免相互的耦合效应.2．减小耦合长度Lp,当两倍的Lp延时接近或超过信号上升时间时,产生的串扰将达到饱和.3．带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip).理论上,带状线不会因为差模串扰影响传输速率.4．高速以及对时序要求较为严格的信号线,尽量不要走蛇形线,尤其不能在小范围内蜿蜒走线.5．可以经常采用任意角度的蛇形走线,如图1-8-20中的C结构,能有效的减少相互间的耦合.6．高速PCB设计中,蛇形线没有所谓滤波或抗干扰的能力,只可能降低信号质量,所以只作时序匹配之用而无其它目的.7．有时可以考虑螺旋走线的方式进行绕线,仿真表明,其效果要优于正常的蛇形走线.
不错啊
0
回复
提示
@jacki_wang
加分,關注一下技術文章
谢谢各位:下面再贴上一篇
PCB设计指南——高密度(HD)电路的设计
当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的.为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本.电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求.当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板.可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力.这些公司认识到便携式电子产品对更小封装的目前趋势.单是通信与个人计算产品工业就足以领导全球的市场.
高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂.物理因素也包括安装工艺的复杂性与最终产品的可靠性.进一步的财政决定必须考虑产品将如何制造和装配设备效率.较脆弱的引脚元件,如0．50与0．40mm0．020″与0．016″引脚间距的SQFPshrink quad flat pack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战.最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状.
在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型.可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义.不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标准.虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制.生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关.
1、焊盘的要求
国际电子技术委员会IEC International Eletrotechnical Commission的61188标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要.这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法:
1)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料.这些焊盘形状局限于一个特定的元件,有一个标识焊盘形状的编号.
2)．一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别.
该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况.除非另外标明,这个标准将所有三中“希望目标”标记为一级、二级或三级.
一级:最大 - 用于低密度产品应用,“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件.为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口.
二级:中等 - 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状.与IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件.
三级:最小 - 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状.最小焊盘几何形状的选择可能不适合于所有的产品.在采用最小的焊盘形状之前,使用这应该考虑产品的限制条件,基于表格中所示的条件进行试验.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该接纳元件公差和工艺变量.虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电子产品和其它独特的高密度应用.
国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类型的焊盘几何形状的信息.这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工.
图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级).
图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.6 0.4 0.2
脚跟-焊盘突出 0.0 0.0 0.0
侧面-焊盘突出 0.1 0.0 0.0
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表一、矩形与方形端的元件
(陶瓷电容与电阻) (单位:mm)
焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和.如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二).
图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.8 0.5 0.2
脚跟-焊盘突出 0.5 0.35 0.2
侧面-焊盘突出 0.05 0.05 0.03
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表二、平带L形与翅形引脚
(大于0.625mm的间距) (单位:mm)
如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元素可以改变到新的所希望的尺寸条件.这包括元件、板或贴装精度的扩散,以及最小的焊接点或焊盘突出的期望(表3,4,5和6).
用于焊盘的轮廓公差方法的方式与元件的类似.所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形.单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区域.为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的.
在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸.当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点.这些极限允许判断焊盘通过/不通过的条件.
假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生.为密间距fine pitch开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元件封装特征上允许最大与最小或至少的材料条件.
表三、J形引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.2 0.2
脚跟-焊盘突出 0.8 0.6 0.4
侧面-焊盘突出 0.1 0.05 0.0
开井余量 1.5 0.8 0.2
圆整因素 最近0.5 最近0.05 最近0.05
表四、圆柱形端子(MELF) (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 1.0 0.4 0.2
脚跟-焊盘突出 0.2 0.1 0.0
侧面-焊盘突出 0.2 0.1 0.0
开井余量 0.2 0.25 0.25
圆整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.1 0
脚跟-焊盘突出 0.2 0.1 0
侧面-焊盘突出 0.2 0.1 0
开井余量 0.25 0.1 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表六、内向L形带状引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.1 0.1 0.0
脚跟-焊盘突出 1.0 0.5 0.2
侧面-焊盘突出 0.1 0.1 0.1
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
2、BGA与CAP
BGA封装已经发展到满足现在的焊接安装技术.塑料与陶瓷BGA元件具有相对广泛的接触间距(1．50,1．27和1．00mm),而相对而言,芯片规模的BGA栅格间距为0．50,0．60和0．80mm.BGA与密间距BGA元件两者相对于密间距引脚框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输入/输出(I/O)要求.当为BGA元件建立接触点布局和引线排列时,封装开发者必须考虑芯片设计以及芯片块的尺寸和形状.在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下.芯片模块“面朝上”的结构通常是当供应商正在使用COB(chip-on-board)(内插器)技术时才采用的.
元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义.每一个制造商都将企图将其特殊的结构胜任用户所定义的应用.例如消费产品可能有一个相对良好的工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下.取决于制造BGA所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术.因为芯片安装结构是刚性材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵.
在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1．27mm.该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构造.JEDEC MO-151定义各种塑料封装的BGA.方形轮廓覆盖的尺寸从7．0-50．0,三种接触点间隔 - 1．50,1．27和1．00mm.
球接触点可以单一的形式分布,行与列排列有双数或单数.虽然排列必须保持对整个封装外形的对称,但是各元件制造商允许在某区域内减少接触点的位置.
3、芯片规模的BGA变量
针对“密间距”和“真正芯片大小”的IC封装,最近开发的JEDEC BGA指引提出许多物理属性,并为封装供应商提供“变量”形式的灵活性.JEDEC JC-11批准的第一份对密间距元件类别的文件是注册外形MO-195,具有基本0．50mm间距接触点排列的统一方形封装系列.
封装尺寸范围从4．0-21．0mm,总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为1．20mm.下面的例子代表为将来的标准考虑的一些其它变量.
球间距与球尺寸将也会影响电路布线效率.许多公司已经选择对较低I/O数的CSP不采用0．50mm间距.较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术的需求.
0．50mm的接触点排列间隔是JEDEC推荐最小的.接触点直径规定为0．30mm,公差范围为最小0．25、最大0．35mm.可是大多数采用0．50mm间距的BGA应用将依靠电路的次表面布线.直径上小至0．25mm的焊盘之间的间隔宽度只够连接一根0．08mm(0．003″)宽度的电路.将许多多余的电源和接地触点分布到矩阵的周围,这样将提供对排列矩阵的有限渗透.这些较高I/O数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术.
4、考虑封装技术
元件的环境与电气性能可能是与封装尺寸一样重要的问题.用于高密度、高I/O应用的封装技术首先必须满足环境标准.例如,那些使用刚性内插器(interposer)结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形.元件四周的引线接合座之间的互连必须流向内面.μBGA* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力.
μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连.依顺材料的独特结合使元件能够忍受极端恶劣的环境.这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应用.
超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装.定义为“面朝下”的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和PCB表面的位置.这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠性.μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB结构的温度膨胀系统的较大差别.
5、安装座计划
推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间隔和尺寸的变化.焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正常直径小10%.在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第14．0节或制造商的规格.
有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示.
图三、BGA的焊盘可以通过化学腐蚀的图案来界定,无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定).
铜定义焊盘图形 - 通过腐蚀的铜界定焊盘图形.阻焊间隔应该最小离腐蚀的铜焊盘0．075mm.对要求间隔小于所推荐值的应用,咨询印制板供应商.
阻焊定义焊盘图形 - 如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆盖.
BGA元件上的焊盘间隔活间距是“基本的”,因此是不累积的;可是,贴装精度和PCB制造公差必须考虑.如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的.虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元件将依靠电镀旁路孔来将电路走到次表面层.表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径.
表七、 BGA元件安装的焊盘图形
接触点间距
(基本的) 标准球直径 焊盘直径 (mm)
最小 名义 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
PCB设计指南——高密度(HD)电路的设计
当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的.为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本.电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求.当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板.可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力.这些公司认识到便携式电子产品对更小封装的目前趋势.单是通信与个人计算产品工业就足以领导全球的市场.
高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂.物理因素也包括安装工艺的复杂性与最终产品的可靠性.进一步的财政决定必须考虑产品将如何制造和装配设备效率.较脆弱的引脚元件,如0．50与0．40mm0．020″与0．016″引脚间距的SQFPshrink quad flat pack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战.最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状.
在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型.可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义.不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标准.虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制.生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关.
1、焊盘的要求
国际电子技术委员会IEC International Eletrotechnical Commission的61188标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要.这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法:
1)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料.这些焊盘形状局限于一个特定的元件,有一个标识焊盘形状的编号.
2)．一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别.
该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况.除非另外标明,这个标准将所有三中“希望目标”标记为一级、二级或三级.
一级:最大 - 用于低密度产品应用,“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件.为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口.
二级:中等 - 具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状.与IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件.
三级:最小 - 具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状.最小焊盘几何形状的选择可能不适合于所有的产品.在采用最小的焊盘形状之前,使用这应该考虑产品的限制条件,基于表格中所示的条件进行试验.
在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该接纳元件公差和工艺变量.虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电子产品和其它独特的高密度应用.
国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类型的焊盘几何形状的信息.这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工.
图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级).
图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.6 0.4 0.2
脚跟-焊盘突出 0.0 0.0 0.0
侧面-焊盘突出 0.1 0.0 0.0
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表一、矩形与方形端的元件
(陶瓷电容与电阻) (单位:mm)
焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和.如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二).
图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.8 0.5 0.2
脚跟-焊盘突出 0.5 0.35 0.2
侧面-焊盘突出 0.05 0.05 0.03
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表二、平带L形与翅形引脚
(大于0.625mm的间距) (单位:mm)
如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元素可以改变到新的所希望的尺寸条件.这包括元件、板或贴装精度的扩散,以及最小的焊接点或焊盘突出的期望(表3,4,5和6).
用于焊盘的轮廓公差方法的方式与元件的类似.所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形.单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区域.为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的.
在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸.当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点.这些极限允许判断焊盘通过/不通过的条件.
假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生.为密间距fine pitch开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元件封装特征上允许最大与最小或至少的材料条件.
表三、J形引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.2 0.2
脚跟-焊盘突出 0.8 0.6 0.4
侧面-焊盘突出 0.1 0.05 0.0
开井余量 1.5 0.8 0.2
圆整因素 最近0.5 最近0.05 最近0.05
表四、圆柱形端子(MELF) (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 1.0 0.4 0.2
脚跟-焊盘突出 0.2 0.1 0.0
侧面-焊盘突出 0.2 0.1 0.0
开井余量 0.2 0.25 0.25
圆整因素 最近0.5 最近0.05 最近0.05
表五、只有底面的端子 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.2 0.1 0
脚跟-焊盘突出 0.2 0.1 0
侧面-焊盘突出 0.2 0.1 0
开井余量 0.25 0.1 0.05
圆整因素 最近0.5 最近0.05 最近0.05
表六、内向L形带状引脚 (单位:mm)
焊盘特性 最大一级 中等二级 最小三级
脚趾-焊盘突出 0.1 0.1 0.0
脚跟-焊盘突出 1.0 0.5 0.2
侧面-焊盘突出 0.1 0.1 0.1
开井余量 0.5 0.25 0.05
圆整因素 最近0.5 最近0.05 最近0.05
2、BGA与CAP
BGA封装已经发展到满足现在的焊接安装技术.塑料与陶瓷BGA元件具有相对广泛的接触间距(1．50,1．27和1．00mm),而相对而言,芯片规模的BGA栅格间距为0．50,0．60和0．80mm.BGA与密间距BGA元件两者相对于密间距引脚框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输入/输出(I/O)要求.当为BGA元件建立接触点布局和引线排列时,封装开发者必须考虑芯片设计以及芯片块的尺寸和形状.在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下.芯片模块“面朝上”的结构通常是当供应商正在使用COB(chip-on-board)(内插器)技术时才采用的.
元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义.每一个制造商都将企图将其特殊的结构胜任用户所定义的应用.例如消费产品可能有一个相对良好的工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下.取决于制造BGA所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术.因为芯片安装结构是刚性材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵.
在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供.方形BGA,JEDEC MS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1．27mm.该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构造.JEDEC MO-151定义各种塑料封装的BGA.方形轮廓覆盖的尺寸从7．0-50．0,三种接触点间隔 - 1．50,1．27和1．00mm.
球接触点可以单一的形式分布,行与列排列有双数或单数.虽然排列必须保持对整个封装外形的对称,但是各元件制造商允许在某区域内减少接触点的位置.
3、芯片规模的BGA变量
针对“密间距”和“真正芯片大小”的IC封装,最近开发的JEDEC BGA指引提出许多物理属性,并为封装供应商提供“变量”形式的灵活性.JEDEC JC-11批准的第一份对密间距元件类别的文件是注册外形MO-195,具有基本0．50mm间距接触点排列的统一方形封装系列.
封装尺寸范围从4．0-21．0mm,总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为1．20mm.下面的例子代表为将来的标准考虑的一些其它变量.
球间距与球尺寸将也会影响电路布线效率.许多公司已经选择对较低I/O数的CSP不采用0．50mm间距.较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术的需求.
0．50mm的接触点排列间隔是JEDEC推荐最小的.接触点直径规定为0．30mm,公差范围为最小0．25、最大0．35mm.可是大多数采用0．50mm间距的BGA应用将依靠电路的次表面布线.直径上小至0．25mm的焊盘之间的间隔宽度只够连接一根0．08mm(0．003″)宽度的电路.将许多多余的电源和接地触点分布到矩阵的周围,这样将提供对排列矩阵的有限渗透.这些较高I/O数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术.
4、考虑封装技术
元件的环境与电气性能可能是与封装尺寸一样重要的问题.用于高密度、高I/O应用的封装技术首先必须满足环境标准.例如,那些使用刚性内插器(interposer)结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形.元件四周的引线接合座之间的互连必须流向内面.μBGA* 封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力.
μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连.依顺材料的独特结合使元件能够忍受极端恶劣的环境.这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应用.
超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装.定义为“面朝下”的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和PCB表面的位置.这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠性.μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB结构的温度膨胀系统的较大差别.
5、安装座计划
推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间隔和尺寸的变化.焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正常直径小10%.在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第14．0节或制造商的规格.
有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示.
图三、BGA的焊盘可以通过化学腐蚀的图案来界定,无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定).
铜定义焊盘图形 - 通过腐蚀的铜界定焊盘图形.阻焊间隔应该最小离腐蚀的铜焊盘0．075mm.对要求间隔小于所推荐值的应用,咨询印制板供应商.
阻焊定义焊盘图形 - 如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆盖.
BGA元件上的焊盘间隔活间距是“基本的”,因此是不累积的;可是,贴装精度和PCB制造公差必须考虑.如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的.虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元件将依靠电镀旁路孔来将电路走到次表面层.表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径.
表七、 BGA元件安装的焊盘图形
接触点间距
(基本的) 标准球直径 焊盘直径 (mm)
最小 名义 最大 最小 - 最大
0.05 0.25 0.30 0.35 0.25-0.30
0.65 0.25 0.30 0.35 0.25-0.30
0.65 0.35 0.40 0.45 0.35-0.40
0.80 0.25 0.30 0.35 0.25-0.30
0.80 0.35 0.40 0.45 0.35-0.40
0.80 0.45 0.50 0.55 0.40-0.50
1.00 0.55 0.60 0.65 0.50-0.60
1.27 0.70 0.75 0.80 0.60-0.70
1.50 0.70 0.75 0.80 0.60-0.70
0
回复
提示
@⊙∧⊙
谢谢各位:下面再贴上一篇 PCB设计指南——高密度(HD)电路的设计当为今天价值推动的市场开发电子产品时,性能与可靠性是最优先考虑的.为了在这个市场上竞争,开发者还必须注重装配的效率,因为这样可以控制制造成本.电子产品的技术进步和不断增长的复杂性正产生对更高密度电路制造方法的需求.当设计要求表面贴装、密间距和向量封装的集成电路IC时,可能要求具有较细的线宽和较密间隔的更高密度电路板.可是,展望未来,一些已经在供应微型旁路孔、序列组装电路板的公司正大量投资来扩大能力.这些公司认识到便携式电子产品对更小封装的目前趋势.单是通信与个人计算产品工业就足以领导全球的市场.高密度电子产品的开发者越来越受到几个因素的挑战:物理复杂元件上更密的引脚间隔、财力贴装必须很精密、和环境许多塑料封装吸潮,造成装配处理期间的破裂.物理因素也包括安装工艺的复杂性与最终产品的可靠性.进一步的财政决定必须考虑产品将如何制造和装配设备效率.较脆弱的引脚元件,如0．50与0．40mm0．020″与0．016″引脚间距的SQFPshrinkquadflatpack,可能在维护一个持续的装配工艺合格率方面向装配专家提出一个挑战.最成功的开发计划是那些已经实行工艺认证的电路板设计指引和工艺认证的焊盘几何形状.在环境上,焊盘几何形状可能不同,它基于所用的安装电子零件的焊接类型.可能的时候,焊盘形状应该以一种对使用的安装工艺透明的方式来定义.不管零件是安装在板的一面或两面、经受波峰、回流或其它焊接,焊盘与零件尺寸应该优化,以保证适当的焊接点与检查标准.虽然焊盘图案是在尺寸上定义的,并且因为它是印制板电路几何形状的一部分,它们受到可生产性水平和与电镀、腐蚀、装配或其它条件有关的公差的限制.生产性方面也与阻焊层的使用和在阻焊与导体图案之间的对齐定位有关.1、焊盘的要求国际电子技术委员会IECInternationalEletrotechnicalCommission的61188标准认识到对焊接圆角或焊盘凸起条件的不同目标的需要.这个新的国际标准确认两个为开发焊盘形状提供信息的基本方法:1)．基于工业元件规格、电路板制造和元件贴装精度能力的准确资料.这些焊盘形状局限于一个特定的元件,有一个标识焊盘形状的编号.2)．一些方程式可用来改变给定的信息,以达到一个更稳健的焊接连接,这是用于一些特殊的情况,在这些情况中用于贴装或安装设备比在决定焊盘细节时所假设的精度有或多或少的差别. 该标准为用于贴装各种引脚或元件端子的焊盘定义了最大、中等和最小材料情况.除非另外标明,这个标准将所有三中“希望目标”标记为一级、二级或三级.一级:最大-用于低密度产品应用,“最大”焊盘条件用于波峰或流动焊接无引脚的片状元件和有引脚的翅形元件.为这些元件以及向内的″J″型引脚元件配置的几何形状可以为手工焊接和回流焊接提供一个较宽的工艺窗口.二级:中等-具有中等水平元件密度的产品可以考虑采用这个“中等”的焊盘几何形状.与IPC-SM-782标准焊盘几何形状非常相似,为所有元件类型配置的中等焊盘将为回流焊接工艺提供一个稳健的焊接条件,并且应该为无引脚元件和翅形引脚类元件的波峰或流动焊接提供适当的条件.三级:最小-具有高元件密度的产品通常是便携式产品应用可以考虑“最小”焊盘几何形状.最小焊盘几何形状的选择可能不适合于所有的产品.在采用最小的焊盘形状之前,使用这应该考虑产品的限制条件,基于表格中所示的条件进行试验.在IPC-SM-782中所提供的以及在IEC61188中所配置的焊盘几何形状应该接纳元件公差和工艺变量.虽然在IPC标准中的焊盘已经为使用者的多数装配应用提供一个稳健的界面,但是一些公司已经表示了对采用最小焊盘几何形状的需要,以用于便携式电子产品和其它独特的高密度应用.国际焊盘标准(IEC61188)了解到更高零件密度应用的要求,并提供用于特殊产品类型的焊盘几何形状的信息.这些信息的目的是要提供适当的表面贴装焊盘的尺寸、形状和公差,以保证适当焊接圆角的足够区域,也允许对这些焊接点的检查、测试和返工.图一和表一所描述的典型的三类焊盘几何形状是为每一类元件所提供的:最大焊盘(一级)、中等焊盘(二级)和最小焊盘(三级).图一、两个端子的、矩形电容与电阻元件的IEC标准可以不同以满足特殊产品应用焊盘特性最大一级中等二级最小三级脚趾-焊盘突出0.60.40.2脚跟-焊盘突出0.00.00.0侧面-焊盘突出0.10.00.0开井余量0.50.250.05圆整因素最近0.5最近0.05最近0.05表一、矩形与方形端的元件(陶瓷电容与电阻)(单位:mm)焊接点的脚趾、脚跟和侧面圆角必须针对元件、电路板和贴装精度偏差的公差平方和.如图二所示,最小的焊接点或焊盘突出是随着公差变量而增加的(表二).图二、带状翅形引脚元件的IEC标准定义了三种可能的变量以满足用户的应用焊盘特性最大一级中等二级最小三级脚趾-焊盘突出0.80.50.2脚跟-焊盘突出0.50.350.2侧面-焊盘突出0.050.050.03开井余量0.50.250.05圆整因素最近0.5最近0.05最近0.05表二、平带L形与翅形引脚(大于0.625mm的间距)(单位:mm) 如果这些焊盘的用户希望对贴装和焊接设备有一个更稳健的工艺条件,那么分析中的个别元素可以改变到新的所希望的尺寸条件.这包括元件、板或贴装精度的扩散,以及最小的焊接点或焊盘突出的期望(表3,4,5和6).用于焊盘的轮廓公差方法的方式与元件的类似.所有焊盘公差都是要对每一个焊盘以最大尺寸提供一个预计的焊盘图形.单向公差是要减小焊盘尺寸,因此得当焊接点形成的较小区域.为了使开孔的尺寸标注系统容易,焊盘是跨过内外极限标注尺寸的.在这个标准中,尺寸标注概念使用极限尺寸和几何公差来描述焊盘允许的最大与最小尺寸.当焊盘在其最大尺寸时,结果可能是最小可接受的焊盘之间的间隔;相反,当焊盘在其最小尺寸时,结果可能是最小的可接受焊盘,需要达到可靠的焊接点.这些极限允许判断焊盘通过/不通过的条件.假设焊盘几何形状是正确的,并且电路结构的最终都满足所有规定标准,焊接缺陷应该可以减少;尽管如此,焊接缺陷还可能由于材料与工艺变量而发生.为密间距finepitch开发焊盘的设计者必须建立一个可靠的焊接连接所要求的最小脚尖与脚跟,以及在元件封装特征上允许最大与最小或至少的材料条件.表三、J形引脚(单位:mm)焊盘特性最大一级中等二级最小三级脚趾-焊盘突出0.20.20.2脚跟-焊盘突出0.80.60.4侧面-焊盘突出0.10.050.0开井余量1.50.80.2圆整因素最近0.5最近0.05最近0.05表四、圆柱形端子(MELF)(单位:mm)焊盘特性最大一级中等二级最小三级脚趾-焊盘突出1.00.40.2脚跟-焊盘突出0.20.10.0侧面-焊盘突出0.20.10.0开井余量0.20.250.25圆整因素最近0.5最近0.05最近0.05表五、只有底面的端子(单位:mm)焊盘特性最大一级中等二级最小三级脚趾-焊盘突出0.20.10脚跟-焊盘突出0.20.10侧面-焊盘突出0.20.10开井余量0.250.10.05圆整因素最近0.5最近0.05最近0.05表六、内向L形带状引脚(单位:mm)焊盘特性最大一级中等二级最小三级脚趾-焊盘突出0.10.10.0脚跟-焊盘突出1.00.50.2侧面-焊盘突出0.10.10.1开井余量0.50.250.05圆整因素最近0.5最近0.05最近0.052、BGA与CAPBGA封装已经发展到满足现在的焊接安装技术.塑料与陶瓷BGA元件具有相对广泛的接触间距(1．50,1．27和1．00mm),而相对而言,芯片规模的BGA栅格间距为0．50,0．60和0．80mm.BGA与密间距BGA元件两者相对于密间距引脚框架封装的IC都不容易损坏,并且BGA标准允许选择性地减少接触点,以满足特殊的输入/输出(I/O)要求.当为BGA元件建立接触点布局和引线排列时,封装开发者必须考虑芯片设计以及芯片块的尺寸和形状.在技术引线排列时的另一个要面对的问题是芯片的方向芯片模块的焊盘向上或向下.芯片模块“面朝上”的结构通常是当供应商正在使用COB(chip-on-board)(内插器)技术时才采用的.元件构造,以及在其制造中使用的材料结合,不在这个工业标准与指引中定义.每一个制造商都将企图将其特殊的结构胜任用户所定义的应用.例如消费产品可能有一个相对良好的工作环境,而工业或汽车应用的产品经常必须运行在更大的压力条件下.取决于制造BGA所选择材料的物理特性,可能要使用到倒装芯片或引线接合技术.因为芯片安装结构是刚性材料,芯片模块安装座一般以导体定中心,信号从芯片模块焊盘走入接触球的排列矩阵.在该文件中详细叙述的栅格阵列封装外形在JEDEC的95出版物中提供.方形BGA,JEDECMS-028定义一种较小的矩形塑料BGA元件类别,接触点间隔为1．27mm.该矩阵元件的总的外形规格允许很大的灵活性,如引脚间隔、接触点矩阵布局与构造.JEDECMO-151定义各种塑料封装的BGA.方形轮廓覆盖的尺寸从7．0-50．0,三种接触点间隔-1．50,1．27和1．00mm.球接触点可以单一的形式分布,行与列排列有双数或单数.虽然排列必须保持对整个封装外形的对称,但是各元件制造商允许在某区域内减少接触点的位置.3、芯片规模的BGA变量针对“密间距”和“真正芯片大小”的IC封装,最近开发的JEDECBGA指引提出许多物理属性,并为封装供应商提供“变量”形式的灵活性.JEDECJC-11批准的第一份对密间距元件类别的文件是注册外形MO-195,具有基本0．50mm间距接触点排列的统一方形封装系列.封装尺寸范围从4．0-21．0mm,总的高度(定义为“薄的轮廓”)限制到从贴装表面最大为1．20mm.下面的例子代表为将来的标准考虑的一些其它变量.球间距与球尺寸将也会影响电路布线效率.许多公司已经选择对较低I/O数的CSP不采用0．50mm间距.较大的球间距可能减轻最终用户对更复杂的印刷电路板(PCB)技术的需求.0．50mm的接触点排列间隔是JEDEC推荐最小的.接触点直径规定为0．30mm,公差范围为最小0．25、最大0．35mm.可是大多数采用0．50mm间距的BGA应用将依靠电路的次表面布线.直径上小至0．25mm的焊盘之间的间隔宽度只够连接一根0．08mm(0．003″)宽度的电路.将许多多余的电源和接地触点分布到矩阵的周围,这样将提供对排列矩阵的有限渗透.这些较高I/O数的应用更可能决定于多层、盲孔或封闭的焊盘上的电镀旁路孔(via-on-pad)技术.4、考虑封装技术元件的环境与电气性能可能是与封装尺寸一样重要的问题.用于高密度、高I/O应用的封装技术首先必须满足环境标准.例如,那些使用刚性内插器(interposer)结构的、由陶瓷或有机基板制造的不能紧密地配合硅芯片的外形.元件四周的引线接合座之间的互连必须流向内面.μBGA*封装结构的一个实际优势是它在硅芯片模块外形内提供所有电气界面的能力.μBGA使用一种高级的聚酰胺薄膜作为其基体结构,并且使用半加成铜电镀工艺来完成芯片上铝接合座与聚酰胺内插器上球接触座之间的互连.依顺材料的独特结合使元件能够忍受极端恶劣的环境.这种封装已经由一些主要的IC制造商用来满足具有广泛运作环境的应用.超过20家主要的IC制造商和封装服务提供商已经采用了μBGA封装.定义为“面朝下”的封装,元件外形密切配合芯片模块的外形,芯片上的铝接合焊盘放于朝向球接触点和PCB表面的位置.这种结构在工业中有最广泛的认同,因为其建立的基础结构和无比的可靠性.μBGA封装的材料与引脚设计的独特系统是在物理上顺应的,补偿了硅芯片与PCB结构的温度膨胀系统的较大差别.5、安装座计划推荐给BGA元件的安装座或焊盘的几何形状通常是圆形的,可以调节直径来满足接触点间隔和尺寸的变化.焊盘直径应该不大于封装上接触点或球的直径,经常比球接触点规定的正常直径小10%.在最后确定焊盘排列与几何形状之前,参考IPC-SM-782第14．0节或制造商的规格.有两种方法用来定义安装座:定义焊盘或铜,定义阻焊,如图三所示.图三、BGA的焊盘可以通过化学腐蚀的图案来界定,无阻焊层或有阻焊层叠加在焊盘圆周上(阻焊层界定).铜定义焊盘图形-通过腐蚀的铜界定焊盘图形.阻焊间隔应该最小离腐蚀的铜焊盘0．075mm.对要求间隔小于所推荐值的应用,咨询印制板供应商.阻焊定义焊盘图形-如果使用阻焊界定的图形,相应地调整焊盘直径,以保证阻焊的覆盖.BGA元件上的焊盘间隔活间距是“基本的”,因此是不累积的;可是,贴装精度和PCB制造公差必须考虑.如前面所说的,BGA的焊盘一般是圆形的、阻焊界定或腐蚀阻焊脱离焊盘界定的.虽然较大间距的BGA将接纳电路走线的焊盘之间的间隔,较高I/O的元件将依靠电镀旁路孔来将电路走到次表面层.表七所示的焊盘几何形状推荐一个与名义标准接触点或球的直径相等或稍小的直径.表七、BGA元件安装的焊盘图形接触点间距(基本的)标准球直径焊盘直径(mm)最小名义最大最小-最大0.050.250.300.350.25-0.300.650.250.300.350.25-0.300.650.350.400.450.35-0.400.800.250.300.350.25-0.300.800.350.400.450.35-0.400.800.450.500.550.40-0.501.000.550.600.650.50-0.601.270.700.750.800.60-0.701.500.700.750.800.60-0.70
再次谢谢兄弟的资料上传与分享..!!
0
回复
提示
@feng_qin
再次谢谢兄弟的资料上传与分享..!!
PCB设计的原则与技巧
印制电路板(PCB)在电子产品中,起到支撑电路元件和器件的作用,它同时还提供电路元件和器件之间的电气连接.其实,PCB的设计,远非排列、固定元器件,连通元器件引脚这样简单,PCB设计的好坏对产品的抗干扰能力影响很大,甚至对今后产品的性能起决定性的作用.随着电于技术的飞速发展,元器件和产品的外型尺寸都越来越小,工作频率越来越高,使得PCB上元器件的密度大幅提高,增加了PCB设计、加工的难度.因此,PCB设计始终是电子产品开发设计中最重要的内容之一.
一、布局与布线是PCB设计中的两个最重要内容
所谓布局就是把电路图上所有的元器件都合理地安排到有限面积的PCB上.最关键的问题是:开关、按钮、旋钮等操作件,以及结构件(以下简称“特殊元件”)等,必须被安排在指定的位置上;其他元器件的位置安排,必须同时兼顾到布线的布通率和电气性能的最优化,以及今后的生产工艺和造价等多方面因素.这种“兼顾”往往是对设计师的水平和经验的挑战.
布线就是在布局之后,通过设计铜铂的走线图,按照原理图连通所有的走线.显然,布局的合理程度直接影响布线的成功率,往往在布线过程中还需要对布局作适当的调整.布线设计可以采用双层走线和单层走线,对于极其复杂的设计也可以考虑采用多层布线方案,但为了降低产品的造价,一般应尽量采用单层布线方案.对于个别无法布通的走线,可以采用标准间距短跳线或长跳线(软线)连通.
二、PCB设计的一般原则
1.PCB尺寸大小和形状的确定
首先根据产品的机械结构确定.当空间位置较富余时,应尽量选择小面积的PCB.因为面积太大时,印制线条长,阻抗增加,抗噪声能力下降,成本也增加,但还要充分考虑到元器件的散热和邻近走线易受干扰等因素.
2.布局
特殊元件的布局原则
①尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干扰.易受干扰的元器件不能相互挨得太近,输入和输出元件应尽量远离.
②某些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引出意外短路.带高电压的元器件应尽量布置在调试时手不易触及的地方.
③重量超过15g的元器件、应当用支架加以固定,然后焊接.那些又大又重、发热量多的元器件,不宜装在印制板上,而应装在整机的机箱底板上,且应考虑散热问题.热敏元件应远离发热元件.
④对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求.若是机内调节,应放在印制板上方便于调节的地方;若是机外调节,其位置要与调节旋钮在机箱面板上的位置相适应.
⑤应留出PCB定位孔及固定支架所占用的位置.
普通元器件的布局原则
①按照电路的流程安排各个电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的流向.
②以每个功能电路的核心元件为中心,围绕它来进行布局.元器件应均匀、整齐、紧凑地排列在PCB上．尽量减少和缩短各元器件之间的引线和连接.
③在高频下工作的电路,要考虑元器件之间的分布参数.一般电路应尽可能使元器件平行排列.这样,不但美观．而且装焊容易．易于批量生产.
④位于电路板边缘的元器件,离电路板边缘一般不小于2mm.电路板的最佳形状为矩形.长宽比为3:2成4:3.电路板面尺寸大于200x150mm时．应考虑电路板所受的机械强度.
3．布线
①相同信号的电路模块输入端与输出端的导线应尽量避免相邻平行.最好加线间地线,以免发生反馈藕合.
②印制铜铂导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决定.当铜箔厚度为 0．05mm,导线宽度为1．5mm时,通过2A的电流,温升不会高于3℃,可满足一般的设计要求,其他情况下的铜铂宽度选择可依次类推.对于集成电路,尤其是数字电路,通常选0．02-0．3mm导线宽度就可以了.当然,只要允许,还是尽可能用宽线．尤其是电源线和地线.导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定.对于集成电路,尤其是数字电路,只要工艺允许,可使间距小至0．5mm.
③由于直角或锐角在高频电路中会影响电气性能,因此印制铜铂导线的拐弯处一般取圆弧形.此外,尽量避免使用大面积铜箔,否则．长时间受热时,易发生铜箔膨胀和脱落现象.必须用大面积铜箔时,最好用栅格状．这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体.
4．焊盘
焊盘用来焊接元器件的引脚,对于无固定支架的元器件,焊盘也起到支撑、固定元器件的承重作用.焊盘中心孔要比元器件引线直径稍大一些,但焊盘太大时易形成虚焊.一般情况下,焊盘外径D不小于(d+1．2)mm,其中d为焊盘中心孔径.对高密度的数字电路,焊盘最小直径可取(d+1．0)mm.在位置许可的情况下,焊盘面积宜大不宜小;位置拥挤时,也可采用异型(椭圆或长方形)焊盘,以增加焊盘的实际有效面积.
三、PCB及电路抗干扰措施
抗干扰设计与具体电路有着密切的关系,是一个很复杂的技术问题.这里仅就PCB抗干扰设计中的几项最基本的措施做一些简要说明.更详细的方法请参阅专业书籍.
1．电源线设计
根据印制线路板电流的大小,尽量加粗电源线宽度,减少环路电阻.尤其要注意使电源线、地线中的供电方向,与数据、信号的传递方向相反,即:从末级向前级推进的供电方式,这样有助于增强抗噪声能力.
2．地线设计
地线既是特殊的电源线,也是信号线.除了遵循电源线设计的一般原则外,还要做到:
①不同的信号对地线的结构有不同的要求.数字地与模拟地分开,若线路板上既有逻辑电路又有线性电路,应使它们尽量分开;低频电路的地应尽量采用单点并联接地,实际布线有困难时可部分串联后再并联接地;高频电路宜采用多点串联接地,地线应短而粗,高频元件周围尽量用栅格状大面积地箔.
②接地线应尽量加粗.若接地线太细,接地电位将随电流的变化和信号频率的变化而变化,使噪声加大,严重时将引起自激.因此应尽量加粗接地线,使它能通过三倍于印制板上的允许电流.如有可能,接地线宽度应在2-3mm以上.
③数字电路系统的接地线构成闭环路,能提高抗噪声能力.
3．退藕电容配置 PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容,以提高电源回路的抗干扰能力.退藕电容的一般配置原则是:
①电源输入端跨接10-100uf的电解电容器.如有可能,接100uF以上的更好.
②原则上每个集成电路芯片都应布置一个0．01pF的瓷片电容,如遇印制板空隙不够,可每4-8个芯片布置一个1-10pF的钽电容.
③对于抗噪能力弱、关断时电源变化大的器件,如 RAM、ROM存储器件,应在芯片的电源线和地线引脚之间直接接入退藕电容.
④电容引线不能太长,尤其是高频旁路电容不能有引线.此外,还应注意以下两点:
a)在印制板中有接触器、继电器、按钮等元件时,操作它们时均会产生较大火花放电,必须采用RC电路来吸收放电电流.一般R取1-2K,C取2．2-47UF.
b)CMOS的输入阻抗很高,且易受感应干扰,因此在使用时对不用使用的端子要接地或接正电源.
四、PCB设计的一般步骤
确定PCB尺寸、形状;确定特殊元件的位置;确定普通元器件位置;尝试布线;修改布局;布设短线;布设长线;优化电源线;工艺设计;标注与文字.
可以借助PROTEL等PCB辅助设计软件,辅助完成布线设计.
印制电路板(PCB)在电子产品中,起到支撑电路元件和器件的作用,它同时还提供电路元件和器件之间的电气连接.其实,PCB的设计,远非排列、固定元器件,连通元器件引脚这样简单,PCB设计的好坏对产品的抗干扰能力影响很大,甚至对今后产品的性能起决定性的作用.随着电于技术的飞速发展,元器件和产品的外型尺寸都越来越小,工作频率越来越高,使得PCB上元器件的密度大幅提高,增加了PCB设计、加工的难度.因此,PCB设计始终是电子产品开发设计中最重要的内容之一.
一、布局与布线是PCB设计中的两个最重要内容
所谓布局就是把电路图上所有的元器件都合理地安排到有限面积的PCB上.最关键的问题是:开关、按钮、旋钮等操作件,以及结构件(以下简称“特殊元件”)等,必须被安排在指定的位置上;其他元器件的位置安排,必须同时兼顾到布线的布通率和电气性能的最优化,以及今后的生产工艺和造价等多方面因素.这种“兼顾”往往是对设计师的水平和经验的挑战.
布线就是在布局之后,通过设计铜铂的走线图,按照原理图连通所有的走线.显然,布局的合理程度直接影响布线的成功率,往往在布线过程中还需要对布局作适当的调整.布线设计可以采用双层走线和单层走线,对于极其复杂的设计也可以考虑采用多层布线方案,但为了降低产品的造价,一般应尽量采用单层布线方案.对于个别无法布通的走线,可以采用标准间距短跳线或长跳线(软线)连通.
二、PCB设计的一般原则
1.PCB尺寸大小和形状的确定
首先根据产品的机械结构确定.当空间位置较富余时,应尽量选择小面积的PCB.因为面积太大时,印制线条长,阻抗增加,抗噪声能力下降,成本也增加,但还要充分考虑到元器件的散热和邻近走线易受干扰等因素.
2.布局
特殊元件的布局原则
①尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干扰.易受干扰的元器件不能相互挨得太近,输入和输出元件应尽量远离.
②某些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引出意外短路.带高电压的元器件应尽量布置在调试时手不易触及的地方.
③重量超过15g的元器件、应当用支架加以固定,然后焊接.那些又大又重、发热量多的元器件,不宜装在印制板上,而应装在整机的机箱底板上,且应考虑散热问题.热敏元件应远离发热元件.
④对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求.若是机内调节,应放在印制板上方便于调节的地方;若是机外调节,其位置要与调节旋钮在机箱面板上的位置相适应.
⑤应留出PCB定位孔及固定支架所占用的位置.
普通元器件的布局原则
①按照电路的流程安排各个电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的流向.
②以每个功能电路的核心元件为中心,围绕它来进行布局.元器件应均匀、整齐、紧凑地排列在PCB上．尽量减少和缩短各元器件之间的引线和连接.
③在高频下工作的电路,要考虑元器件之间的分布参数.一般电路应尽可能使元器件平行排列.这样,不但美观．而且装焊容易．易于批量生产.
④位于电路板边缘的元器件,离电路板边缘一般不小于2mm.电路板的最佳形状为矩形.长宽比为3:2成4:3.电路板面尺寸大于200x150mm时．应考虑电路板所受的机械强度.
3．布线
①相同信号的电路模块输入端与输出端的导线应尽量避免相邻平行.最好加线间地线,以免发生反馈藕合.
②印制铜铂导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决定.当铜箔厚度为 0．05mm,导线宽度为1．5mm时,通过2A的电流,温升不会高于3℃,可满足一般的设计要求,其他情况下的铜铂宽度选择可依次类推.对于集成电路,尤其是数字电路,通常选0．02-0．3mm导线宽度就可以了.当然,只要允许,还是尽可能用宽线．尤其是电源线和地线.导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定.对于集成电路,尤其是数字电路,只要工艺允许,可使间距小至0．5mm.
③由于直角或锐角在高频电路中会影响电气性能,因此印制铜铂导线的拐弯处一般取圆弧形.此外,尽量避免使用大面积铜箔,否则．长时间受热时,易发生铜箔膨胀和脱落现象.必须用大面积铜箔时,最好用栅格状．这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体.
4．焊盘
焊盘用来焊接元器件的引脚,对于无固定支架的元器件,焊盘也起到支撑、固定元器件的承重作用.焊盘中心孔要比元器件引线直径稍大一些,但焊盘太大时易形成虚焊.一般情况下,焊盘外径D不小于(d+1．2)mm,其中d为焊盘中心孔径.对高密度的数字电路,焊盘最小直径可取(d+1．0)mm.在位置许可的情况下,焊盘面积宜大不宜小;位置拥挤时,也可采用异型(椭圆或长方形)焊盘,以增加焊盘的实际有效面积.
三、PCB及电路抗干扰措施
抗干扰设计与具体电路有着密切的关系,是一个很复杂的技术问题.这里仅就PCB抗干扰设计中的几项最基本的措施做一些简要说明.更详细的方法请参阅专业书籍.
1．电源线设计
根据印制线路板电流的大小,尽量加粗电源线宽度,减少环路电阻.尤其要注意使电源线、地线中的供电方向,与数据、信号的传递方向相反,即:从末级向前级推进的供电方式,这样有助于增强抗噪声能力.
2．地线设计
地线既是特殊的电源线,也是信号线.除了遵循电源线设计的一般原则外,还要做到:
①不同的信号对地线的结构有不同的要求.数字地与模拟地分开,若线路板上既有逻辑电路又有线性电路,应使它们尽量分开;低频电路的地应尽量采用单点并联接地,实际布线有困难时可部分串联后再并联接地;高频电路宜采用多点串联接地,地线应短而粗,高频元件周围尽量用栅格状大面积地箔.
②接地线应尽量加粗.若接地线太细,接地电位将随电流的变化和信号频率的变化而变化,使噪声加大,严重时将引起自激.因此应尽量加粗接地线,使它能通过三倍于印制板上的允许电流.如有可能,接地线宽度应在2-3mm以上.
③数字电路系统的接地线构成闭环路,能提高抗噪声能力.
3．退藕电容配置 PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容,以提高电源回路的抗干扰能力.退藕电容的一般配置原则是:
①电源输入端跨接10-100uf的电解电容器.如有可能,接100uF以上的更好.
②原则上每个集成电路芯片都应布置一个0．01pF的瓷片电容,如遇印制板空隙不够,可每4-8个芯片布置一个1-10pF的钽电容.
③对于抗噪能力弱、关断时电源变化大的器件,如 RAM、ROM存储器件,应在芯片的电源线和地线引脚之间直接接入退藕电容.
④电容引线不能太长,尤其是高频旁路电容不能有引线.此外,还应注意以下两点:
a)在印制板中有接触器、继电器、按钮等元件时,操作它们时均会产生较大火花放电,必须采用RC电路来吸收放电电流.一般R取1-2K,C取2．2-47UF.
b)CMOS的输入阻抗很高,且易受感应干扰,因此在使用时对不用使用的端子要接地或接正电源.
四、PCB设计的一般步骤
确定PCB尺寸、形状;确定特殊元件的位置;确定普通元器件位置;尝试布线;修改布局;布设短线;布设长线;优化电源线;工艺设计;标注与文字.
可以借助PROTEL等PCB辅助设计软件,辅助完成布线设计.
0
回复
提示
@⊙∧⊙
PCB设计的原则与技巧印制电路板(PCB)在电子产品中,起到支撑电路元件和器件的作用,它同时还提供电路元件和器件之间的电气连接.其实,PCB的设计,远非排列、固定元器件,连通元器件引脚这样简单,PCB设计的好坏对产品的抗干扰能力影响很大,甚至对今后产品的性能起决定性的作用.随着电于技术的飞速发展,元器件和产品的外型尺寸都越来越小,工作频率越来越高,使得PCB上元器件的密度大幅提高,增加了PCB设计、加工的难度.因此,PCB设计始终是电子产品开发设计中最重要的内容之一.一、布局与布线是PCB设计中的两个最重要内容所谓布局就是把电路图上所有的元器件都合理地安排到有限面积的PCB上.最关键的问题是:开关、按钮、旋钮等操作件,以及结构件(以下简称“特殊元件”)等,必须被安排在指定的位置上;其他元器件的位置安排,必须同时兼顾到布线的布通率和电气性能的最优化,以及今后的生产工艺和造价等多方面因素.这种“兼顾”往往是对设计师的水平和经验的挑战.布线就是在布局之后,通过设计铜铂的走线图,按照原理图连通所有的走线.显然,布局的合理程度直接影响布线的成功率,往往在布线过程中还需要对布局作适当的调整.布线设计可以采用双层走线和单层走线,对于极其复杂的设计也可以考虑采用多层布线方案,但为了降低产品的造价,一般应尽量采用单层布线方案.对于个别无法布通的走线,可以采用标准间距短跳线或长跳线(软线)连通.二、PCB设计的一般原则1.PCB尺寸大小和形状的确定首先根据产品的机械结构确定.当空间位置较富余时,应尽量选择小面积的PCB.因为面积太大时,印制线条长,阻抗增加,抗噪声能力下降,成本也增加,但还要充分考虑到元器件的散热和邻近走线易受干扰等因素.2.布局特殊元件的布局原则①尽可能缩短高频元器件之间的连线,设法减少它们的分布参数和相互间的电磁干扰.易受干扰的元器件不能相互挨得太近,输入和输出元件应尽量远离.②某些元器件或导线之间可能有较高的电位差,应加大它们之间的距离,以免放电引出意外短路.带高电压的元器件应尽量布置在调试时手不易触及的地方.③重量超过15g的元器件、应当用支架加以固定,然后焊接.那些又大又重、发热量多的元器件,不宜装在印制板上,而应装在整机的机箱底板上,且应考虑散热问题.热敏元件应远离发热元件.④对于电位器、可调电感线圈、可变电容器、微动开关等可调元件的布局应考虑整机的结构要求.若是机内调节,应放在印制板上方便于调节的地方;若是机外调节,其位置要与调节旋钮在机箱面板上的位置相适应.⑤应留出PCB定位孔及固定支架所占用的位置.普通元器件的布局原则①按照电路的流程安排各个电路单元的位置,使布局便于信号流通,并使信号尽可能保持一致的流向.②以每个功能电路的核心元件为中心,围绕它来进行布局.元器件应均匀、整齐、紧凑地排列在PCB上．尽量减少和缩短各元器件之间的引线和连接.③在高频下工作的电路,要考虑元器件之间的分布参数.一般电路应尽可能使元器件平行排列.这样,不但美观．而且装焊容易．易于批量生产.④位于电路板边缘的元器件,离电路板边缘一般不小于2mm.电路板的最佳形状为矩形.长宽比为3:2成4:3.电路板面尺寸大于200x150mm时．应考虑电路板所受的机械强度.3．布线①相同信号的电路模块输入端与输出端的导线应尽量避免相邻平行.最好加线间地线,以免发生反馈藕合.②印制铜铂导线的最小宽度主要由导线与绝缘基扳间的粘附强度和流过它们的电流值决定.当铜箔厚度为0．05mm,导线宽度为1．5mm时,通过2A的电流,温升不会高于3℃,可满足一般的设计要求,其他情况下的铜铂宽度选择可依次类推.对于集成电路,尤其是数字电路,通常选0．02-0．3mm导线宽度就可以了.当然,只要允许,还是尽可能用宽线．尤其是电源线和地线.导线的最小间距主要由最坏情况下的线间绝缘电阻和击穿电压决定.对于集成电路,尤其是数字电路,只要工艺允许,可使间距小至0．5mm.③由于直角或锐角在高频电路中会影响电气性能,因此印制铜铂导线的拐弯处一般取圆弧形.此外,尽量避免使用大面积铜箔,否则．长时间受热时,易发生铜箔膨胀和脱落现象.必须用大面积铜箔时,最好用栅格状．这样有利于排除铜箔与基板间粘合剂受热产生的挥发性气体.4．焊盘焊盘用来焊接元器件的引脚,对于无固定支架的元器件,焊盘也起到支撑、固定元器件的承重作用.焊盘中心孔要比元器件引线直径稍大一些,但焊盘太大时易形成虚焊.一般情况下,焊盘外径D不小于(d+1．2)mm,其中d为焊盘中心孔径.对高密度的数字电路,焊盘最小直径可取(d+1．0)mm.在位置许可的情况下,焊盘面积宜大不宜小;位置拥挤时,也可采用异型(椭圆或长方形)焊盘,以增加焊盘的实际有效面积.三、PCB及电路抗干扰措施抗干扰设计与具体电路有着密切的关系,是一个很复杂的技术问题.这里仅就PCB抗干扰设计中的几项最基本的措施做一些简要说明.更详细的方法请参阅专业书籍.1．电源线设计根据印制线路板电流的大小,尽量加粗电源线宽度,减少环路电阻.尤其要注意使电源线、地线中的供电方向,与数据、信号的传递方向相反,即:从末级向前级推进的供电方式,这样有助于增强抗噪声能力.2．地线设计地线既是特殊的电源线,也是信号线.除了遵循电源线设计的一般原则外,还要做到:①不同的信号对地线的结构有不同的要求.数字地与模拟地分开,若线路板上既有逻辑电路又有线性电路,应使它们尽量分开;低频电路的地应尽量采用单点并联接地,实际布线有困难时可部分串联后再并联接地;高频电路宜采用多点串联接地,地线应短而粗,高频元件周围尽量用栅格状大面积地箔.②接地线应尽量加粗.若接地线太细,接地电位将随电流的变化和信号频率的变化而变化,使噪声加大,严重时将引起自激.因此应尽量加粗接地线,使它能通过三倍于印制板上的允许电流.如有可能,接地线宽度应在2-3mm以上.③数字电路系统的接地线构成闭环路,能提高抗噪声能力.3．退藕电容配置PCB设计的常规做法之一是在印制板的各个关键部位配置适当的退藕电容,以提高电源回路的抗干扰能力.退藕电容的一般配置原则是:①电源输入端跨接10-100uf的电解电容器.如有可能,接100uF以上的更好.②原则上每个集成电路芯片都应布置一个0．01pF的瓷片电容,如遇印制板空隙不够,可每4-8个芯片布置一个1-10pF的钽电容.③对于抗噪能力弱、关断时电源变化大的器件,如RAM、ROM存储器件,应在芯片的电源线和地线引脚之间直接接入退藕电容.④电容引线不能太长,尤其是高频旁路电容不能有引线.此外,还应注意以下两点:a)在印制板中有接触器、继电器、按钮等元件时,操作它们时均会产生较大火花放电,必须采用RC电路来吸收放电电流.一般R取1-2K,C取2．2-47UF.b)CMOS的输入阻抗很高,且易受感应干扰,因此在使用时对不用使用的端子要接地或接正电源.四、PCB设计的一般步骤确定PCB尺寸、形状;确定特殊元件的位置;确定普通元器件位置;尝试布线;修改布局;布设短线;布设长线;优化电源线;工艺设计;标注与文字.可以借助PROTEL等PCB辅助设计软件,辅助完成布线设计.
感谢楼主的好贴
顶
顶
0
回复
提示
PCB设计指南——关于过孔
一、过孔(via)
过孔(via)是多层PCB的重要组成部分之一,钻孔的费用通常占PCB制板费用的30%到40%.简单的说来,PCB上的每一个孔都可以称之为过孔.从作用上看,过孔可以分成两类:一是用作各层间的电气连接;二是用作器件的固定或定位.如果从工艺制程上来说,这些过孔一般又分为三类,即盲孔(blind via)、埋孔(buried via)和通孔(through via).盲孔位于印刷线路板的顶层和底层表面,具有一定深度,用于表层线路和下面的内层线路的连接,孔的深度通常不超过一定的比率(孔径).埋孔是指位于印刷线路板内层的连接孔,它不会延伸到线路板的表面.上述两类孔都位于线路板的内层,层压前利用通孔成型工艺完成,在过孔形成过程中可能还会重叠做好几个内层.第三种称为通孔,这种孔穿过整个线路板,可用于实现内部互连或作为元件的安装定位孔.由于通孔在工艺上更易于实现,成本较低,所以绝大部分印刷电路板均使用它,而不用另外两种过孔.以下所说的过孔,没有特殊说明的,均作为通孔考虑.
从设计的角度来看,一个过孔主要由两个部分组成,一是中间的钻孔(drill hole),二是钻孔周围的焊盘区,见下图.这两部分的尺寸大小决定了过孔的大小.很显然,在高速,高密度的PCB设计时,设计者总是希望过孔越小越好,这样板上可以留有更多的布线空间,此外,过孔越小,其自身的寄生电容也越小,更适合用于高速电路.但孔尺寸的减小同时带来了成本的增加,而且过孔的尺寸不可能无限制的减小,它受到钻孔(drill)和电镀(plating)等工艺技术的限制:孔越小,钻孔需花费的时间越长,也越容易偏离中心位置;且当孔的深度超过钻孔直径的6倍时,就无法保证孔壁能均匀镀铜.比如,现在正常的一块6层PCB板的厚度(通孔深度)为50Mil左右,所以PCB厂家能提供的钻孔直径最小只能达到8Mil.
二、过孔的寄生电容
过孔本身存在着对地的寄生电容,如果已知过孔在铺地层上的隔离孔直径为D2,过孔焊盘的直径为D1,PCB板的厚度为T,板基材介电常数为ε,则过孔的寄生电容大小近似于:
C=1.41εTD1/(D2-D1)
过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间,降低了电路的速度.举例来说,对于一块厚度为50Mil的PCB板,如果使用内径为10Mil,焊盘直径为20Mil的过孔,焊盘与地铺铜区的距离为32Mil,则我们可以通过上面的公式近似算出过孔的寄生电容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,这部分电容引起的上升时间变化量为:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps .从这些数值可以看出,尽管单个过孔的寄生电容引起的上升延变缓的效用不是很明显,但是如果走线中多次使用过孔进行层间的切换,设计者还是要慎重考虑的.
三、过孔的寄生电感
同样,过孔存在寄生电容的同时也存在着寄生电感,在高速数字电路的设计中,过孔的寄生电感带来的危害往往大于寄生电容的影响.它的寄生串联电感会削弱旁路电容的贡献,减弱整个电源系统的滤波效用.我们可以用下面的公式来简单地计算一个过孔近似的寄生电感:
L=5.08h[ln(4h/d)+1]其中L指过孔的电感,h是过孔的长度,d是中心钻孔的直径.从式中可以看出,过孔的直径对电感的影响较小,而对电感影响最大的是过孔的长度.仍然采用上面的例子,可以计算出过孔的电感为:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH .如果信号的上升时间是1ns,那么其等效阻抗大小为:XL=πL/T10-90=3.19Ω.这样的阻抗在有高频电流的通过已经不能够被忽略,特别要注意,旁路电容在连接电源层和地层的时候需要通过两个过孔,这样过孔的寄生电感就会成倍增加.
四、高速PCB中的过孔设计
通过上面对过孔寄生特性的分析,我们可以看到,在高速PCB设计中,看似简单的过
孔往往也会给电路的设计带来很大的负面效应.为了减小过孔的寄生效应带来的不利影响,在设计中可以尽量做到:
1、从成本和信号质量两方面考虑,选择合理尺寸的过孔大小.比如对6-10层的内存模块PCB设计来说,选用10/20Mil(钻孔/焊盘)的过孔较好,对于一些高密度的小尺寸的板子,也可以尝试使用8/18Mil的过孔.目前技术条件下,很难使用更小尺寸的过孔了.对于电源或地线的过孔则可以考虑使用较大尺寸,以减小阻抗.
2、上面讨论的两个公式可以得出,使用较薄的PCB板有利于减小过孔的两种寄
生参数.
3、PCB板上的信号走线尽量不换层,也就是说尽量不要使用不必要的过孔.
4、电源和地的管脚要就近打过孔,过孔和管脚之间的引线越短越好,因为它们会导致电感的增加.同时电源和地的引线要尽可能粗,以减少阻抗.
5、在信号换层的过孔附近放置一些接地的过孔,以便为信号提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地过孔.当然,在设计时还需要灵活多变.前面讨论的过孔模型是每层均有焊盘的情况,也有的时候,我们可以将某些层的焊盘减小甚至去掉.特别是在过孔密度非常大的情况下,可能会导致在铺铜层形成一个隔断回路的断槽,解决这样的问题除了移动过孔的位置,我们还可以考虑将过孔在该铺铜层的焊盘尺寸减小.
一、过孔(via)
过孔(via)是多层PCB的重要组成部分之一,钻孔的费用通常占PCB制板费用的30%到40%.简单的说来,PCB上的每一个孔都可以称之为过孔.从作用上看,过孔可以分成两类:一是用作各层间的电气连接;二是用作器件的固定或定位.如果从工艺制程上来说,这些过孔一般又分为三类,即盲孔(blind via)、埋孔(buried via)和通孔(through via).盲孔位于印刷线路板的顶层和底层表面,具有一定深度,用于表层线路和下面的内层线路的连接,孔的深度通常不超过一定的比率(孔径).埋孔是指位于印刷线路板内层的连接孔,它不会延伸到线路板的表面.上述两类孔都位于线路板的内层,层压前利用通孔成型工艺完成,在过孔形成过程中可能还会重叠做好几个内层.第三种称为通孔,这种孔穿过整个线路板,可用于实现内部互连或作为元件的安装定位孔.由于通孔在工艺上更易于实现,成本较低,所以绝大部分印刷电路板均使用它,而不用另外两种过孔.以下所说的过孔,没有特殊说明的,均作为通孔考虑.
从设计的角度来看,一个过孔主要由两个部分组成,一是中间的钻孔(drill hole),二是钻孔周围的焊盘区,见下图.这两部分的尺寸大小决定了过孔的大小.很显然,在高速,高密度的PCB设计时,设计者总是希望过孔越小越好,这样板上可以留有更多的布线空间,此外,过孔越小,其自身的寄生电容也越小,更适合用于高速电路.但孔尺寸的减小同时带来了成本的增加,而且过孔的尺寸不可能无限制的减小,它受到钻孔(drill)和电镀(plating)等工艺技术的限制:孔越小,钻孔需花费的时间越长,也越容易偏离中心位置;且当孔的深度超过钻孔直径的6倍时,就无法保证孔壁能均匀镀铜.比如,现在正常的一块6层PCB板的厚度(通孔深度)为50Mil左右,所以PCB厂家能提供的钻孔直径最小只能达到8Mil.
二、过孔的寄生电容
过孔本身存在着对地的寄生电容,如果已知过孔在铺地层上的隔离孔直径为D2,过孔焊盘的直径为D1,PCB板的厚度为T,板基材介电常数为ε,则过孔的寄生电容大小近似于:
C=1.41εTD1/(D2-D1)
过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间,降低了电路的速度.举例来说,对于一块厚度为50Mil的PCB板,如果使用内径为10Mil,焊盘直径为20Mil的过孔,焊盘与地铺铜区的距离为32Mil,则我们可以通过上面的公式近似算出过孔的寄生电容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,这部分电容引起的上升时间变化量为:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps .从这些数值可以看出,尽管单个过孔的寄生电容引起的上升延变缓的效用不是很明显,但是如果走线中多次使用过孔进行层间的切换,设计者还是要慎重考虑的.
三、过孔的寄生电感
同样,过孔存在寄生电容的同时也存在着寄生电感,在高速数字电路的设计中,过孔的寄生电感带来的危害往往大于寄生电容的影响.它的寄生串联电感会削弱旁路电容的贡献,减弱整个电源系统的滤波效用.我们可以用下面的公式来简单地计算一个过孔近似的寄生电感:
L=5.08h[ln(4h/d)+1]其中L指过孔的电感,h是过孔的长度,d是中心钻孔的直径.从式中可以看出,过孔的直径对电感的影响较小,而对电感影响最大的是过孔的长度.仍然采用上面的例子,可以计算出过孔的电感为:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH .如果信号的上升时间是1ns,那么其等效阻抗大小为:XL=πL/T10-90=3.19Ω.这样的阻抗在有高频电流的通过已经不能够被忽略,特别要注意,旁路电容在连接电源层和地层的时候需要通过两个过孔,这样过孔的寄生电感就会成倍增加.
四、高速PCB中的过孔设计
通过上面对过孔寄生特性的分析,我们可以看到,在高速PCB设计中,看似简单的过
孔往往也会给电路的设计带来很大的负面效应.为了减小过孔的寄生效应带来的不利影响,在设计中可以尽量做到:
1、从成本和信号质量两方面考虑,选择合理尺寸的过孔大小.比如对6-10层的内存模块PCB设计来说,选用10/20Mil(钻孔/焊盘)的过孔较好,对于一些高密度的小尺寸的板子,也可以尝试使用8/18Mil的过孔.目前技术条件下,很难使用更小尺寸的过孔了.对于电源或地线的过孔则可以考虑使用较大尺寸,以减小阻抗.
2、上面讨论的两个公式可以得出,使用较薄的PCB板有利于减小过孔的两种寄
生参数.
3、PCB板上的信号走线尽量不换层,也就是说尽量不要使用不必要的过孔.
4、电源和地的管脚要就近打过孔,过孔和管脚之间的引线越短越好,因为它们会导致电感的增加.同时电源和地的引线要尽可能粗,以减少阻抗.
5、在信号换层的过孔附近放置一些接地的过孔,以便为信号提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地过孔.当然,在设计时还需要灵活多变.前面讨论的过孔模型是每层均有焊盘的情况,也有的时候,我们可以将某些层的焊盘减小甚至去掉.特别是在过孔密度非常大的情况下,可能会导致在铺铜层形成一个隔断回路的断槽,解决这样的问题除了移动过孔的位置,我们还可以考虑将过孔在该铺铜层的焊盘尺寸减小.
0
回复
提示
@⊙∧⊙
PCB设计指南——关于过孔一、过孔(via)过孔(via)是多层PCB的重要组成部分之一,钻孔的费用通常占PCB制板费用的30%到40%.简单的说来,PCB上的每一个孔都可以称之为过孔.从作用上看,过孔可以分成两类:一是用作各层间的电气连接;二是用作器件的固定或定位.如果从工艺制程上来说,这些过孔一般又分为三类,即盲孔(blindvia)、埋孔(buriedvia)和通孔(throughvia).盲孔位于印刷线路板的顶层和底层表面,具有一定深度,用于表层线路和下面的内层线路的连接,孔的深度通常不超过一定的比率(孔径).埋孔是指位于印刷线路板内层的连接孔,它不会延伸到线路板的表面.上述两类孔都位于线路板的内层,层压前利用通孔成型工艺完成,在过孔形成过程中可能还会重叠做好几个内层.第三种称为通孔,这种孔穿过整个线路板,可用于实现内部互连或作为元件的安装定位孔.由于通孔在工艺上更易于实现,成本较低,所以绝大部分印刷电路板均使用它,而不用另外两种过孔.以下所说的过孔,没有特殊说明的,均作为通孔考虑.从设计的角度来看,一个过孔主要由两个部分组成,一是中间的钻孔(drillhole),二是钻孔周围的焊盘区,见下图.这两部分的尺寸大小决定了过孔的大小.很显然,在高速,高密度的PCB设计时,设计者总是希望过孔越小越好,这样板上可以留有更多的布线空间,此外,过孔越小,其自身的寄生电容也越小,更适合用于高速电路.但孔尺寸的减小同时带来了成本的增加,而且过孔的尺寸不可能无限制的减小,它受到钻孔(drill)和电镀(plating)等工艺技术的限制:孔越小,钻孔需花费的时间越长,也越容易偏离中心位置;且当孔的深度超过钻孔直径的6倍时,就无法保证孔壁能均匀镀铜.比如,现在正常的一块6层PCB板的厚度(通孔深度)为50Mil左右,所以PCB厂家能提供的钻孔直径最小只能达到8Mil.二、过孔的寄生电容过孔本身存在着对地的寄生电容,如果已知过孔在铺地层上的隔离孔直径为D2,过孔焊盘的直径为D1,PCB板的厚度为T,板基材介电常数为ε,则过孔的寄生电容大小近似于:C=1.41εTD1/(D2-D1)过孔的寄生电容会给电路造成的主要影响是延长了信号的上升时间,降低了电路的速度.举例来说,对于一块厚度为50Mil的PCB板,如果使用内径为10Mil,焊盘直径为20Mil的过孔,焊盘与地铺铜区的距离为32Mil,则我们可以通过上面的公式近似算出过孔的寄生电容大致是:C=1.41x4.4x0.050x0.020/(0.032-0.020)=0.517pF,这部分电容引起的上升时间变化量为:T10-90=2.2C(Z0/2)=2.2x0.517x(55/2)=31.28ps.从这些数值可以看出,尽管单个过孔的寄生电容引起的上升延变缓的效用不是很明显,但是如果走线中多次使用过孔进行层间的切换,设计者还是要慎重考虑的.三、过孔的寄生电感同样,过孔存在寄生电容的同时也存在着寄生电感,在高速数字电路的设计中,过孔的寄生电感带来的危害往往大于寄生电容的影响.它的寄生串联电感会削弱旁路电容的贡献,减弱整个电源系统的滤波效用.我们可以用下面的公式来简单地计算一个过孔近似的寄生电感:L=5.08h[ln(4h/d)+1]其中L指过孔的电感,h是过孔的长度,d是中心钻孔的直径.从式中可以看出,过孔的直径对电感的影响较小,而对电感影响最大的是过孔的长度.仍然采用上面的例子,可以计算出过孔的电感为:L=5.08x0.050[ln(4x0.050/0.010)+1]=1.015nH.如果信号的上升时间是1ns,那么其等效阻抗大小为:XL=πL/T10-90=3.19Ω.这样的阻抗在有高频电流的通过已经不能够被忽略,特别要注意,旁路电容在连接电源层和地层的时候需要通过两个过孔,这样过孔的寄生电感就会成倍增加.四、高速PCB中的过孔设计通过上面对过孔寄生特性的分析,我们可以看到,在高速PCB设计中,看似简单的过孔往往也会给电路的设计带来很大的负面效应.为了减小过孔的寄生效应带来的不利影响,在设计中可以尽量做到:1、从成本和信号质量两方面考虑,选择合理尺寸的过孔大小.比如对6-10层的内存模块PCB设计来说,选用10/20Mil(钻孔/焊盘)的过孔较好,对于一些高密度的小尺寸的板子,也可以尝试使用8/18Mil的过孔.目前技术条件下,很难使用更小尺寸的过孔了.对于电源或地线的过孔则可以考虑使用较大尺寸,以减小阻抗.2、上面讨论的两个公式可以得出,使用较薄的PCB板有利于减小过孔的两种寄生参数.3、PCB板上的信号走线尽量不换层,也就是说尽量不要使用不必要的过孔.4、电源和地的管脚要就近打过孔,过孔和管脚之间的引线越短越好,因为它们会导致电感的增加.同时电源和地的引线要尽可能粗,以减少阻抗.5、在信号换层的过孔附近放置一些接地的过孔,以便为信号提供最近的回路.甚至可以在PCB板上大量放置一些多余的接地过孔.当然,在设计时还需要灵活多变.前面讨论的过孔模型是每层均有焊盘的情况,也有的时候,我们可以将某些层的焊盘减小甚至去掉.特别是在过孔密度非常大的情况下,可能会导致在铺铜层形成一个隔断回路的断槽,解决这样的问题除了移动过孔的位置,我们还可以考虑将过孔在该铺铜层的焊盘尺寸减小.
网博需要热心肠的高手
0
回复
提示
