StackFET技术一个很头疼的问题，发热严重

这和输出二极管没太大关系吧。另外，输出二极管本来用的就是肖特基，输出最高24V用的是150V耐压20A的(手上有这种就先用了，虽然用不了这么大电流的)

能不能测试漏极电流波形和漏极电压波形来看看。

  这个是150V输入，满载时的输入的电流波形，黄色；I=0.536A-0.42A之间  

TOP两端波形，蓝色；电压峰值为400V。200V/格

 这个是150V输入，满载时的输入的电流波形，黄色；I=0.244A-0.136A之间；

TOP两端波形，蓝色；TOP两端电压峰值为550V，均值为500V，200V/格。

兄弟，我想看看，漏极电流波形。

340V时MOS管的漏源电压(VDS,黄色)和漏极电流(Id蓝色)波形.

340V时MOS管漏极  开通 电流尖峰值为2A(正常峰值为0.9A)；电压尖峰为75V(正常值为20V)。蓝色的1A/100mv;黄色的50v/格。

600V时MOS管的漏源电压(VDS,黄色)和漏极电流(Id蓝色)波形。

600V时MOS管漏极  开通 电流尖峰值为3.6A(正常峰值为1.1A)；电压尖峰为420V(正常最大峰值为220V)。蓝色的1A/100mv;黄色的100v/格。

从上面的波形图可以看出在MOS导通的时候有很大的电流尖峰和电压尖峰，怀疑是MOS的驱动功率不足引起的，但是没办法加大驱动功率啊，StackFET中MOS的门极驱动是一个稳压管1N5245B，只能靠结电容给MOS门极提供驱动电流。请问谢工，该怎么解决啊？

如果开通的损耗(就是电压和电流异常尖峰的重叠处)能降下来，损耗会减小绝大部分。谢工帮忙，感激不尽。

谢工，在线么？帮忙看一下，着急啊。

我认为导通的时候的尖峰电压和尖峰电流非常大，如果能够将导通的尖峰电压和尖峰电流消除，那么损耗能降一大半，MOS和TOP发热的问题就能解决了。不知道对不对？

是的。电流前面的峰值，有可能是变压器初级的层间电容。变压器请使用三明治结构。

已经是是三明治结构了。

我怀疑是上面那个MOS的驱动功率不足引起的，不知道对不对？因为只靠着稳压管的寄生电容提供门极驱动电流是不是太小了？

这个怎么加大呢？只能是稳压管的结电容提供电流啊，还有其他办法么？

我觉得是否可以在吸收电路上想一些办法，可以优化突波吸收电路（即RCD缓冲器），减小MOS开关损耗，从而减小温升。另外你的PCB布局是否合理，我建议可以好好考虑下布局，有可能出现的电流尖峰是由于PCB布局不合理导致初级寄生出的漏感过大而导致。

这个肯定不是布局布线引起的，因为StackFET技术是MOS和TOP串联，上面那个图是MOS的漏极电压和电流，而TOP+MOS上的电压波形很好，如下图所示；由于是同一条路径，所以电流波形和上图一样，有尖峰。 

如果是布局布线引起的，那么在TOP+MOS上的电压波形也应该有尖峰，才对啊。