刚接触FPGA的时候，肯定有很多小伙伴被繁多的IO标准所困扰过，那本文就完整系统的阐述下FPGA上各个接口标准的定义，以及是怎么去应用的。

一、 Low-Voltage TTL (LVTTL)

   LVTTL是用于3.3 V，2.5V或者更低电压的应用通用标准(EIA/JESD8-B)。它基于LVTTL输入buffer和推挽输出buffer。一般来说，FPGA_IO在配置为LVTTL时，可以配置不同的输出能力，一般范围为8-20mA。

二、 Low-Voltage CMOS (LVCMOS)

   LVCMOS是一种基于CMOS晶体管实现的通用标准。电平标准分别有 LVCMOS12/15/18/25/33。值得注意的是，LVTTL不能驱动LVCMOS输入。

三、 Stub Series Terminated Logic (SSTL)

   STUB SERIES TERMINATED LOGIC，短截线串联端接逻辑。该标准专门针对高速内存(特别是SDRAM)接口。有多个电平标准：

   • SSTL25I—SSTL Class I-standard with VDDI (nominal) = 2.5 V

   • SSTL25II—SSTL Class II-standard with VDDI (nominal) = 2.5 V

   • SSTL18I—SSTL Class I-standard with VDDI (nominal) = 1.8 V

   • SSTL18II—SSTL Class II-standard with VDDI (nominal) = 1.8 V

   • SSTL15I—SSTL Class I-standard with VDDI (nominal) = 1.5 V

   • SSTL15II—SSTL Class II-standard with VDDI (nominal) = 1.5 V

   • SSTL135I—SSTL Class I-standard with VDDI (nominal) = 1.35 V

   • SSTL135II—SSTL Class II-standard with VDDI (nominal) = 1.35 V

   SSTL25是由JEDEC（JESD8-9B ）标准定义的，应用于DDR SDRAM和DDR1存储接口。

   SSTL18是由JEDEC（JESD8 ）标准定义的，应用于DDR2 SDRAM存储接口。

   SSTL15应用于DDR3存储接口，SSTL1353应用于DDR3L存储接口。

四、 High-Speed Transceiver Logic (HSTL)

   HSTL是一种技术独立的数字集成电路接口标准，为了实现电压扩展和技术独立I/O结构而开发的。信号电平范围在0-1.5V之间，可以是单端或者差分。这个标准用于高达1.267 GHz的数据交换能力的内存总线接口。

五、 High-Speed Unterminated Logic (HSUL)

   HSUL按照JEDEC标准JESD8-22的规定，是LPDDR2和LPDDR3内存总线的标准。

六、 Pseudo Open Drain (POD)

   POD标准适用于DDR4、DDR4L和LLDRAM3的应用接口。JESD8-20A标准定义。

七、 Low-Voltage Differential Signal (LVDS)

   低压差分信号(ANSI/TIA/EIA-644)是一种高速、差分I/O标准。信号线之间的电压摆幅为350mV。传输速率可以达到155Mbps以上。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低功耗都几乎不变。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。需要注意正负信号线之间的100Ω端接。

八、 Reduced-Swing Differential Signal (RSDS)

   RSDS reduced swing differential signal 低摆幅差分信号。一种类似LVDS的信号标准。只不过电压摆幅更小为±200mV并且电压摆幅可调（LVDS信号电压摆幅为±350mV，不可调），一个驱动差分线对的电流源组成，电流为2mA(LVDS电流为3.5mA），电流更小、功率更低，所以称为：微摆幅差分信号，和LVDS信号相比有更优越的性能（包括加速性能、低功耗以及低EMI）。

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