我在前面讲过开关电源PCB设计思路！今天再深入分析一下接地和去耦的问题！我们电子产品往往60%以上都出现在电子线路板的PCB设计上，好的PCB需要相关的理论及实践经验。本文档提供设计思路给电子设计爱好者参考！
接地和电容去耦的设计意义是怎样的？IC控制电路的低频，高频我们要如何设计？参考如下：
当我们的IC引脚没有去耦设计会是怎样的情况？
通过上面的计算结果大的噪声电压会进入IC！是否会工作异常？看来去耦设计非常重要！同时能优化我们的PCB环路设计！！
好的接地 ◆随意的接地方式影响有多大？
如下图中：信号源与负载之间如果需要有一定的距离，接地G1和G2通过一个回路连接起来。理想情况下，G1和G2之间的接地阻抗为0，因此接地回路电流不会在G1和G2之间产生一个差分电压。
分析：在电路中的任何一点，电流的总和为0，或者说流出去的必会流回来。
如果G1和G2之间的阻抗为0，则G1和G2之间无差分电压。
可是关键问题是，让回流路径保持零阻抗是不可能的！！接地回路阻抗在接地电流作用下，会在G1和G2之间产生一个误差电压ΔV。
接地阻抗中流动的信号或外部公共地负载电流产生误差电压ΔV。
我进行线路的等效分析：G1和G2之间的连接不仅有电阻，还有电感。这里忽略杂散电容的影响。G1和G2之间流动的电流可以是信号电流或其他电路引起的外部电流等等。
注意：在高频电子产品的电路板中的总线阻抗中，如果既有阻性元件又有感性元件。接地总线阻抗是否会影响电路运行，不仅取决于电路的直流精度要求，而且取决于模拟信号频率和电路中数字开关元件产生的高次谐波频率分量。
以下进行数据说明更具体：
如果最大信号频率为1 MHz，并且电路仅需要几毫安(mA)电流，那么接地总线阻抗可能不是问题。如果信号为100 MHz，并且电路驱动一个需要100 mA的负载，那么阻抗很可能会成为问题。
例如：#22标准导线具有约20nH/英寸的电感和1mΩ/英寸的电阻。由逻辑信号转换产生的压摆率为10mA/ns的瞬态电流，在此频率下流经1英寸的该导线，将形成200mV的无用压降！如下计算公式：
对于具有2 V峰峰值范围的信号，此压降会转化为约10%的误差（大约3.5位精度）。即使在全数字电路中，该误差也会大幅降低逻辑噪声裕量。
对于低频信号，该1mΩ/英寸电阻也会产生一个误差。例如100mA电流流过1英寸的#22标准导线时，产生的压降约为：
一个2V峰峰值范围的信号数字化到16位精度时，其1LSB = 2 V/2^16= 30.5μV。因此,导线电阻引起的100μV误差约等于16位精度水平的3.3LSB误差。
总结数据结论：
在大部分情况下，由于我们布局布线存在公共总线，在大多数逻辑转换的等效频率下具有阻抗，将其用作数字接地回路是不能接受的。
进一步进行分析：
在模拟接地回路中流动的高噪声数字电流在模拟电路的电压VDD中产生误差。
将模拟电路地和数字电路地连接在同一点（如下方的正确电路图所示），可以在某种程度上缓解上述的设计问题。
模拟电路和数字电路使用单点接地可降低高噪声数字电路引起的误差。
案例：针对混合信号系统PCB设计例；如下图：
图中包含模拟电路、数字电路以及一个混合信号器件（模数转换器或数模转换器等）并针对PCB的典型接地安排。
此案例是混合信号系统PCB的良好接地解决方案。
模拟电路和数字电路在物理上相分离，分别位于各自的接地层上。混合信号器件横跨两个接地层，系统单点或星形接地是两个接地层的连接点。
关于模拟接地和数字接地，还有其它已被证明有效的接地原理。
进行我多年的设计经验分析：
这些原理全都基于同样的概念：分析模拟和数字电流路径，然后采取措施以最大限度地减少它们之间的相互影响。
我们再来详细分析：如何通过电源去耦来保持电源进入集成电路（IC）的各点的低阻抗设计。
我们经常接触到的放大器和转换器等模拟集成电路具有至少两个或两个以上电源引脚。对于单电源器件，其中一个引脚通常连接到地。如ADC和DAC等混合信号器件可以具有模拟和数字电源电压以及I/O电压。像FPGA或者TV类的主芯片这样的数字IC还可以具有多个电源电压，例如内核电压、存储器电压和I/O电压等等。
不管电源引脚的数量如何,IC数据手册都详细说明了每路电源的允许范围，包括推荐工作范围和最大绝对值，而且为了保持正常工作和防止损坏，必须遵守这些限制。
注意：由于噪声或电源纹波导致的电源电压的微小变化—即便是在推荐的工作范围内—也会导致器件性能下降。例如在放大器中，微小的电源变化会产生输入和输出电压的大的变化,如下图所示：
放大器的电源抑制显示输出电压对电源轨变化的灵敏度。
放大器对电源电压变化的灵敏度通常用电源抑制比（PSRR）来量化，其定义为电源电压变化与输出电压变化的比值。
图中显示了典型高性能放大器的PSR随频率以大约6dB/8倍频程（20dB/10倍频程）下降的情况。如正负电源两种情况下的曲线图。尽管PSRR在直流下是120dB，但较高频率下会迅速降低，此时电源线路上有越来越多的无用能量会直接耦合至输出。
如果放大器正在驱动负载，并且在电源轨上存在无用阻抗，则负载电流会调制电源轨，从而增加交流信号中的噪声和失真。
注意，此时数据转换器和其他混合信号IC的性能也会随着电源上的噪声而降低。电源噪声也会以多种方式影响数字电路，包括降低逻辑电平噪声容限，由于时钟抖动从而产生时序错误。
通过上面的描述我们就比较清晰；我们进行局部去耦在PCB上是必不可少的
典型的4层PCB通常设计为接地层、电源层、顶部信号层和底部信号层。表面贴装IC的接地引脚通过引脚上的过孔直接连接到接地层，从而最大限度地减少接地连接中的无用阻抗。
走线阻抗和局部去耦电容的IC模型如下：
IC内产生的电流表示为IT。流过走线阻抗Z的电流产生电源电压VS的变化。如上所述，根据IC的PSR，这会产生各种类型的性能降低。
通过使用尽可能短的连接，将适当类型的局部去耦电容直接连接到电源引脚和接地层之间，可以最大限度地降低对功率噪声和纹波的灵敏度。去耦电容用作瞬态电流的电荷库，并将其直接分流到地，从而在IC上保持恒定的电源电压。虽然回路电流路径通过接地层，但由于接地层阻抗较低，回路电流一般不会产生明显的误差电压。
案例：高频去耦电容必须尽可能靠近芯片的情况。否则，连接走线的电感将对去耦的有效性产生不利影响。
高频去耦电容的正确和错误放置情况图
电源引脚和接地连接都可能短，所以是最有效的配置。注意在错误的图中，PCB走线内的额外电感和电阻将造成去耦方案的有效性降低，且增加封闭环路可能造成干扰问题。
选择正确类型的去耦电容
低频噪声去耦通常需要用电解电容（典型值为1µF至100µF），以此作为低频瞬态电流的电荷库。将低电感表面贴装陶瓷电容（典型值为0.01µF至0.1µF）直接连接到IC电源引脚，可最大程度地抑制高频电源噪声。所有去耦电容必须直接连接到低电感接地层才有效。此连接需要短走线或过孔，以便将额外串联电感降至最低。
说明：大多数IC数据手册在应用部分说明了推荐的电源去耦电路，用户应始终遵循这些建议，以确保器件正常工作。
铁氧体磁珠（以镍、锌、锰的氧化物或其他化合物制造的绝缘陶瓷）也可用于在电源滤波器中去耦。铁氧体在低频下（<100kHz）为感性—因此对低通LC去耦滤波器有用。100kHz以上，铁氧体成阻性（低Q）。铁氧体阻抗与材料、工作频率范围、直流偏置电流、匝数、尺寸、形状和温度成函数关系。
铁氧体磁珠并非始终必要，但可以增强高频噪声隔离和去耦，通常较为有利。这里可能需要验证磁珠永远不会饱和，特别是在运算放大器驱动高输出电流时。当铁氧体饱和时，它就会变为非线性，失去滤波特性。
请注意，某些铁氧体甚至可能在完全饱和前就是非线性。因此，如果需要功率级，以低失真输出工作，当原型在此饱和区域附近工作时，应检查其中的铁氧体。
典型铁氧体磁珠阻抗如下图所示：
不同材料的铁氧体磁珠的阻抗特性图（具体的磁珠请查阅其DS）
在为去耦应用选择合适的类型时，需要仔细考虑由于寄生电阻和电感产生的非理想电容性能。