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前述文章，PowerSmart™ DCLD设计电压模式BUCK数字补偿器 ，我们详细测试了BUCK电路在电压模式下的BODE图，本文通过进一步优化其环路特性以达到更优的闭环特性，考虑到篇幅所限，此处仅作部分波形结果记录。
一.原始状态的环路BODE图及相关时间参数
图1 目前ADC的时钟源及分频1设置
图2 目前ADC的分频2设置
在目前状态下，我们选择FOSC/2为ADC时钟源，FOSC设置为最大主频100MIPS，FOSC对应200M,测试DEMO上使用的是共享内核的ADC CORE采样输出电压和输入电压，可知ADC的共享内核设置为了50M,这是一个相对保守的ADC时钟设置。
图3 目前的触发设置
TRIGA用来触发AN12输入电压信号，TRIGB用来触发AN13输出电压反馈值，此时触发信号都是0时刻。
图4 BUCK上下开关管的驱动波形
从上图看，我们将PWM1H上升沿死区设置的偏大一些。
图5 从触发时刻到进入ADC中断的延时
此处由于采用共享内核去做ADC采样转换，且会先采样转换AN12输入电压信号，因此看起来进入AN13 的ADC中断采样转换延时偏大，达到960nS，在实际应用中可采用专用内核去做输出电压的采样，且实施早中断等措施减小采样转换延时。
图6-1 输入为9V输出3.3V时空载的闭环BODE图
可知穿越频率18.3k，相位裕度88.6C,增益裕量12.7db。
图6-2 输入为9V输出3.3V时满载的闭环BODE图
此处DEMO满载电流比较小，仅有1A,如图6中，满载的环路特性为，穿越频率22.18k，相位裕度58.8C,增益裕量11.2db。从笔者实测的空载和满载的环路曲线上看，按照目前的环路补偿器参数设置，基本是一个稳定的环路曲线。
二.ADC早中断设置的影响
图7 ADC早中断设置1
图8 ADC早中断设置2
图9 ADC早中断实施后对采样延时的影响
从上述图9的波形上看，对于AN13采样转换实施ADC8个Tad的早中断后，AN12,AN13的总采样转换延时减小约200ns。
图10 实施AN13的早中断后的空载环路BODE图
可知穿越频率18.58k，相位裕度88.69C,增益裕量12.42db。
图11 实施AN13的早中断后的满载环路BODE图
满载的环路特性为，穿越频率23.45k，相位裕度57C,增益裕量11db。此种情况下早中断对环路特性影响不是很明显。
三．改善反馈信号ADC触发位置的影响
后面的测试，我们仅仅对比满载时的环路曲线，将增加ADC早中断的情况下的BODE图放置在这里，作为背景，如图12所示。
图12 实施AN13的早中断后的满载环路BODE图
图13 目前整个ADC中断的执行时间测量设置
图14 目前整个ADC中断的执行时间测量
从图14来看，目前主频100MIPS配置下，电压模式三型补偿器环路设计配置下的ADC中断执行时间为920nS。
图15 测量电压模式三型补偿器单独执行时间
图16 测量电压模式三型补偿器单独执行时间
从图16来看，目前主频100MIPS配置下，三型补偿器的执行时间为640nS。
图17 AN13 触发时间后移测试
图18 AN13的ADC触发位置后移后的波形
如图18中，CH1为PWM1H波形，CH2为I/O在ADC中断中的翻转标志，从图上看，后移AN13的触发位置后，离开ADC中断后不需要等待，通过立即更新设置让环路计算结果作用以改变电压模式控制的控制量占空比。
图19 改善AN13触发位置后的满载BODE图
从实测波形看，适当改变AN13的触发位置后，可以看到相位裕量有了明显提升，带宽为23k，相位裕量62C,增益裕量12.2db，相比背景增加了5C左右。
图20 目前PowerSmart DCLD中的零极点设置
基于目前的PowerSmart DCLD中的零极点设置，由于提升了相位裕量，我们可以进一步提高增益曲线，所以将零频率极点改为700Hz。
图21 改变触发位置及零频率极点位置后的环路BODE图
从实测曲线图21所示，相比背景曲线，通过改变反馈信号的ADC触发位置及补偿器零频率极点位置，有效增加了带宽并且增加了相位裕量。目前测试得到的环路参数为，穿越频率为25kHz，相位裕量60C,增益裕量11db，这已经是一个相对较完美的环路特性，带宽达到1/20的开关频率500kHz的值，且相位裕量和增益裕量足够。