DDR基础知识

1.1、DDR发展历程

DDR SDRAM: (双倍数据率同步动态随机存取存储器)

DDR SDRAM：Double Data Rate Synchronous Dynamic Random Access Memory，双倍数据率同步动态随机存取存储器，它是SDR SDRAM的升级版，DDR SDRAM在时钟周期的上升沿与下降沿各传输一次信号，使得它的数据传输速度是SDR SDRAM的两倍，而且这样做还不会增加功耗，至于定址与控制信号与SDR SDRAM相同，仅在上升沿传输，这是对当时内存控制器的兼容性与性能做的折中。

DDR SDRAM

DDR2 SDRAM:（Double Data Rate 2）

DDR2 SDRAM是由JEDEC(电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降沿同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读取能力（即：4bit数据读预取）。换句话说，DDR2内存每个时钟能够以4倍外部总线的速度读/写数据，并且能够以内部控制总线4倍的速度运行。

DDR2 SDRAM

DDR3 SDRAM

DDR3提供了相较于DDR2 SDRAM更高的运行效能与更低的电压，是DDR2SDRAM(同步动态动态随机存取内存）的后继者（增加至八倍）。和上一代的DDR2相比，DDR3在许多方面作了新的规范，核心电压降低到1．5V，预取从4－bit变成了8－bit，这也是DDR3提升带宽的关键，同样的核心频率DDR3能够提供两倍于DDR2的带宽，此外DDR3还新增了CWD、Reset、ZQ、STR、RASR等技术。

DDR3 SDRAM

DDR4 SDRAM

从DDR到DDR3，每一代DDR技术的内存预取位数都会翻倍，前三者分别是2bit、4bit及8bit，以此达到内存带宽翻倍的目标，不过DDR4在预取位上保持了DDR3的8bit设计，因为继续翻倍为16bit预取的难度太大，DDR4转而提升Bank数量，它使用的是Bank Group（BG）设计，4个Bank作为一个BG组，可自由使用2－4组BG，每个BG都可以独立操作。使用2组BG的话，每次操作的数据16bit，4组BG则能达到32bit操作，这其实变相提高了预取位宽。 DDR4相比DDR3最大的区别有三点：16bit预取机制（DDR3为8bit），同样内核频率下理论速度是DDR3的两倍；更可靠的传输规范，数据可靠性进一步提升；工作电压降为1.2V，更节能。

DDR4 SDRAM

1.2、DDR功能引脚简介及原理框图

功能引脚简介

DDR Functional Block Diagram

256 Meg x 16 Functional Block Diagram

512 Meg x 8 Functional Block Diagram

1.3、不同规格DDR参数对比

DDR核心频率、时钟频率和数据传输频率：

核心频率就是DDR的工作频率；DDR1的核心频率和时钟频率是相同的，到了DDR2和DDR3才有时钟频率的概念，就是核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率，DDR1预读取是2位，DDR2预读取是4位，DDR3预读取是8位。DDR在传输数据的时候在时钟脉冲的上升沿和下降沿都传输一次，所以数据传输频率就是核心频率的2倍。DDR2将核心频率倍频2倍，数据传输频率就是核心频率的4倍，DDR3将核心频率倍频4倍，数据传输频率就是核心频率的8倍。

DDR核心频率、时钟频率和数据传输频率对应关系表：

DDR参数差异表

DDR工作原理

Initialization Sequence

首先，芯片进入上电，在上电最小为200us的平稳电平后，等待CKE使能，这段时间芯片内部开始状态初始化，该过程与外部时钟无关。在时钟使能信号前，必须保持最小10ns或者5个时钟周期，还需要一个NOP命令或者Deselect命令出现在CKE的前面。然后DDR开始ODT的过程，在复位和CKE有效之前，ODT始终为高阻。

在CKE为高后，等待TXPR（最小复位CKE时间），然后开始从MRS中读取模式寄存器，再加载MR2、MR3的寄存器，来配置应用设置，使能DLL，并对DLL复位，完成后启动ZQCL命令，来开始ZQ校准，等校准结束后，DDR进入可以正常操作的状态。

简化状态图

DDR工作时序要求

DDR Reset Sequence

DDR Write Burst

1.5、DDR PCB布线拓扑结构

点对点拓扑结构（Point-to-Point Scheduling）

该拓扑结构简单，这个网络的阻抗特性容易控制，时序关系也容易控制，常见于高速双向传输信号线；常在源端加串联电阻来防止源端二次反射。

Point to Point Scheduling结构PCB Layout

菊花链结构（Daisy Chain Scheduling）

菊花链结构也比较简单，阻抗也比较容易控制。菊花链的特征就是每个接收端最多只接2个接收端/发送端项链，连接每个接收端的Stub线较短。该结构的阻抗匹配常在终端进行，用戴维南端接比较合适。

菊花链拓扑结构

Fly-By Scheduling结构（特殊菊花链结构）

该结构是特殊的菊花链结构，是Stub线长度为零的菊花链。以更高的速度提供更好的信号完整性，Fly-by信号是命令、地址、控制、时钟信号线。

菊花链结构与Fly-by结构对比

Fly-By Scheduling PCB Layout

Fly-By Scheduling PCB Layout要求：

Fly-By Scheduling匹配电阻要放置在最远端的芯片引脚，采用Fly-By Scheduling的布线方式必须确保芯片支持读写平衡，如果芯片本身不支持读写平衡功能，只能采用T型拓扑结构PCB Layout布线。

树形拓扑结构（T型拓扑）

树型拓扑结构又叫对称型的远端簇型拓扑结构，我们也习惯叫T型拓扑、等臂分支拓扑等。树型拓扑网点呈树状排列，因此得名。它适用于多负载，单向驱动的总线结构。当布线不对称时，信号质量影响很大。

T型拓扑结构

T型拓扑结构PCB Layout

T型拓扑结构PCB Layout要求：

T型拓扑对等长有严格要求，即从主芯片到每颗DDR芯片之间的同类信号PCB布线长度要保持等长、图示PCB Layout布线中L1+L2+L6=L1+L2+L7、L1+L3+L4=L1+L3+L5等臂分支等长;同时也满足L1+L2+L6=L1+L3+L4等臂分支等长。

T型+Fly-By Scheduling PCB Layout

DDR PCB Layout基本要求

DDR布局要求：

单颗DDR采用点对点布线方式，两颗DDR采用T型结构布线方式，四颗DDR时根据芯片是否具有读写平衡功能，选择T型结构布线、Fly-By Scheduling布线、T型+Fly-By Scheduling的方式。

DDR布线要求：

同组同层：同组数据线要在同层布线，所有数据线优先以完整地平面为参考平面；时钟信号、DQS信号优先以完整地平面为参考平面；且数据信号、DQS信号、时钟信号优选顶底层布线，减小分布电容对信号延迟的影响。
地址线、控制线优选以完整地平面为参考平面；与数据线、DQS信号、时钟信号的参考平面选择冲突时，可以选择DDR供电电源平面作参考平面，电源平面与地平面之间需要增加电容桥接。
走线间距：数据线之间间距要满足3W原则，控制线、地址线必要时可稍微放宽到2W,其它信号布线与时钟信号布线保持3W原则，不满足3W原则时采用包地隔离，以减小信号传输的串扰问题。
等长设计：对于DQS差分信号线的线间距要小于2倍的线宽（紧耦合设计）；差分对内长度误差控制在5mil以内；组内等长以DQS为基准，等长控制在20mil以内；数据线在满足与时钟信号的时序关系外，还需注意最长的长度要求，具体以芯片手册为准。
阻抗设计：单端布线阻抗控制在50Ω,差分信号布线阻抗控制在100Ω；在多个负载时，到第一个DDR芯片的布线阻抗可以比到后面的走线阻抗偏小点，建议 ≦5Ω。