问题:调试时IC较烫,很容易跑到不可接受的温度,测试发现FET的电流前沿尖峰很大,虽然IC具有
电流前沿消影功能,但是这个尖峰带来了巨大的开关损耗,导致IC发热
原因:分析和仿真发现Flyback变压器的原边分布电容Cp是引发FET电流前沿尖峰的主要原因
我尝试了许多绕线工艺已减小变压器分布电容Cp,但是效果不明显,各位网友帮我看看有什么好的
对策没有, 波形见附件
![](http://u.dianyuan.com/upload/bbs/2010/03/16/1268744166-187695.jpg?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg,t_20)
![](http://u.dianyuan.com/upload/bbs/2010/03/16/1268744184-187697.jpg?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg,t_20)
![](http://u.dianyuan.com/upload/bbs/2010/03/16/1268744234-187698.jpg?x-oss-process=image/watermark,g_center,image_YXJ0aWNsZS9wdWJsaWMvd2F0ZXJtYXJrLnBuZz94LW9zcy1wcm9jZXNzPWltYWdlL3Jlc2l6ZSxQXzQwCg,t_20)
谢谢各位的建议
1、目前的Duty大约在26%,为了防止次谐波震荡,我的Dmax=0.45,以上波形并非低压满载的情况
2、RCD是配合漏感去设计的,RCD的R取值不大,为了尽量降低损耗R=40K左右,所以VDS看不到明显的SPIKE, C=10nF
3、输出Diode应为是DCM所以暂时没加snubber
因为开始怀疑是Cp的影响所以没敢用三明治绕法,现在看起来变压器随便绕也不应该出现这么大的分
布电容,我今天再仔细查查什么原因